システムLSI設計を支援するブロックレベルタイミング制御方式に関する研究

支持系统LSI设计的块级时序控制方法研究

基本信息

批准号：
12750368
负责人：
中武繁寿
金额：
$ 1.34万
依托单位：
The University of Kitakyushu
依托单位国家：
日本
项目类别：
Grant-in-Aid for Encouragement of Young Scientists (A)
财政年份：
1999
资助国家：
日本
起止时间：
1999 至 2001
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-12750368/
关键词：
VLSI設計システムLSI フロアプラン配置設計タイミング階層設計 2次元パッキング階層制約 VLSI配置設計ビィルディング・ブロックタイミング設計 SEQ-PAIR 分割クロック木合成配置制約

项目摘要

本研究では、システムLSIを階層設計行う際に、ブロックレベルのタイミング制御を可能にするフロアプラン手法の提案とその効果の実証を行った。提案手法としては、(1)階層情報のブロック位相的な位置制約への変換手法、(2)この位置制約を満たすフロアプランの最適化手法、にまとめられる。(1)においては、階層分割により同グルーブに属するブロックの配置近傍度と全体チップの面積におけるトレードオフをバランスさせること、(1)の制約と(2)最適化を首尾一貫させること、に注力した。これらのことを、ブロック配置を符号化したシーケンスペア上で制約を表現することにより、配置の柔軟性と配置近傍性を両立させ、シーケンスペアを用いた最適化手法の導入することにより可能にした。また、(2)における最適化においては、シミュレーティッドアニーリング手法と呼ばれる確率的探索手法を採用し、解の収束性を向上させるため、探索中のすべての解が階層分割による(シーケンスペア上で表現される)位相的な位置制約を満たすような工夫を取り入れた。さらに、タイミング設計上の重要な鍵となるクロック配線においても、フロアプランの段階で、バッファ挿入位置を予測し、ゼロスキューを満たし、かつブロック間にバッファが挿入を保証する手法の提案を行った。これらの成果は、方法の概要をLSI物理設計で世界的権威のある国際会議ISPDで発表し、より詳細の内容はIEEE Transaction on CADにおいて採録・掲載された。また、手法の実用性においては、民間企業2社との共同研究により、アナログ・ディジタル混載のシステムLSIフロアプラナとして実装を行った。この実装により、本研究における提案手法は、応用性が広く、フロアプラナ以外のセル設計などにおいても有用性が見出せ、今後の研究の発展につながっている。

在这项研究中，我们提出了一种平面图技术，该技术在设计系统LSIS时可以实现块级的时间控制，并证明了其有效性。所提出的方法可以概括为（1）将层次信息转换为块论位置约束的方法，以及（2）优化满足这些位置约束的平面图的方法。在（1）中，我们专注于平衡属于同一凹槽的块的接近度与整个芯片的区域之间的权衡，以及（1）约束和（2）一致的优化。通过对编码块排列的序列对表达约束，可以同时实现放置和放置接近度的灵活性，并使用序列对引入优化方法。此外，在（2）的优化中，采用了一种称为模拟退火技术的随机搜索技术，为了改善溶液的收敛性，努力确保搜索过程中的所有解决方案都可以按照层次分割来确保搜索期间的所有解决方案满足拓扑位置约束（以序列对表示）。此外，在时钟接线（这是定时设计的重要关键）中，我们提出了一种在平面平面阶段预测缓冲插入位置的技术，满足零偏度，并确保在块之间插入缓冲区。这些结果是在ISPD上介绍的，该方法的大纲是LSI物理设计的全球权威国际会议，并在CAD的IEEE交易中收集并发布了更多详细信息。此外，就该方法的实用性而言，我们通过与两家私营公司的联合研究将其实施为模拟和数字混合使用系统LSI平面图。这种实现导致了所提出的方法在这项研究中的广泛应用，并且发现它在平面平面以外的其他细胞设计中很有用，从而导致未来研究的发展。