SHF: Small: Minimizing System Level Testing of Processor SOCs

SHF:小型:最大限度地减少处理器 SOC 的系统级测试

基本信息

  • 批准号:
    1910964
  • 负责人:
  • 金额:
    $ 49.99万
  • 依托单位:
  • 依托单位国家:
    美国
  • 项目类别:
    Standard Grant
  • 财政年份:
    2019
  • 资助国家:
    美国
  • 起止时间:
    2019-08-01 至 2024-07-31
  • 项目状态:
    已结题

项目摘要

Integrated circuits (ICs), and more complex Systems-on-Chip (SOCs), are at the heart of all modern computing and communication systems, ranging from cell phones to cloud computing systems. In these complex electronic parts, billions of individual circuit components are incorporated on less than a square inch of silicon. Unfortunately, such microscopic components are subject to manufacturing defects and variations that can significantly impact the performance and dependability of the IC. This project aims at significantly improving the post manufacturing testing of ICs to reliably detect and screen out defective and marginal parts before they are assembled into larger end-use devices and systems. The goal is to reduce manufacturing costs and increase the reliability of electronic systems. More broadly, the project is expected to strengthen the educational and research programs at Auburn University, and enhance the pool of engineering talent available to the growing electronics, automotive and aerospace industries in Alabama, and the nation.Traditionally, electrical post manufacturing tests for ICs are developed to check for the different possible failure scenarios on a target list of likely manufacturing faults. The tests exercise the IC to rule out the existence of nearly all the targeted failures within just a few seconds. Unfortunately, it has been increasingly observed that such targeted tests fail to catch many malfunctioning parts that end up in assembled systems. Consequently, industry has been forced to introduce a new type of test that extensively exercises newly manufactured ICs in actual functional operation for sufficiently long, usually at least ten to fifteen minutes, to check for fully correct functioning. These new System Level Tests (SLTs) significantly increase test cost. This project is investigating an innovative adaptive approach for minimizing costs by avoiding SLT for a significant fraction of the manufactured ICs. This is achieved by accurately predicting the likelihood of each IC failing SLT based on available traditional test results, using innovative prediction methods, including machine learning. It is expected that for more than half the manufactured parts, this probability will be small enough for the IC to skip SLT without materially degrading overall system reliability, thereby resulting in significant test cost savings.This award reflects NSF's statutory mission and has been deemed worthy of support through evaluation using the Foundation's intellectual merit and broader impacts review criteria.
整合电路(ICS)和更复杂的芯片系统(SOC)是所有现代计算和通信系统的核心,从手机到云计算系统。在这些复杂的电子零件中,将数十亿个单个电路组件纳入不到一平方英英寸的硅。不幸的是,这种微观组成部分受到制造缺陷和变化,可能会显着影响IC的性能和可靠性。该项目旨在显着改善IC的后制造测试,以可靠地检测并筛选出缺陷和边缘部件,然后再将其组装成较大的最终用途设备和系统。目标是降低制造成本并提高电子系统的可靠性。从更广泛的角度来看,该项目有望加强奥本大学的教育和研究计划,并增强对阿拉巴马州不断增长的电子,汽车和航空航天工业以及国家的工程人才库。开发以检查可能制造故障的目标列表中不同可能的故障情况。测试行使IC以排除几乎几秒钟内几乎所有目标故障的存在。不幸的是,越来越多地观察到,这种目标测试未能捕获许多最终在组装系统中的故障零件。因此,行业被迫引入一种新型的测试,该测试在实际功能操作中广泛行使了新生产的IC,通常至少十到十五分钟,以检查是否完全正确的功能。这些新的系统水平测试(SLTS)大大增加了测试成本。该项目正在调查一种创新的适应性方法,以避免SLT的大部分制造IC,以最大程度地降低成本。这是通过使用创新的预测方法(包括机器学习)准确预测基于可用的传统测试结果的每个IC失败SLT的可能性来实现的。可以预期,对于制造零件的一半以上,这种概率将足够小,以使IC跳过SLT而不会实质性地降低整体系统可靠性,从而节省了大量的测试成本。该奖项反映了NSF的法定任务,并被认为是值得的。通过基金会的智力优点和更广泛的影响评估标准通过评估来支持。

项目成果

期刊论文数量(8)
专著数量(0)
科研奖励数量(0)
会议论文数量(0)
专利数量(0)
Two Pattern Timing Tests Capturing Defect-Induced Multi-Gate Delay Impact of Shorts
两种模式时序测试捕获缺陷引起的短路多栅极延迟影响
  • DOI:
    10.1109/vts50974.2021.9441005
  • 发表时间:
    2021
  • 期刊:
  • 影响因子:
    0
  • 作者:
    Pandey, Sujay;Liao, Zhiwei;Nandi, Shreyas;Natarajan, Suriyaprakash;Sinha, Arani;Singh, Adit;Chatterjee, Abhijit
  • 通讯作者:
    Chatterjee, Abhijit
Silent Error Corruption: The New Reliability and Test Challenge
无声错误损坏:新的可靠性和测试挑战
Exploring the Mysteries of System-Level Test
探索系统级测试的奥秘
  • DOI:
    10.1109/ats49688.2020.9301557
  • 发表时间:
    2020
  • 期刊:
  • 影响因子:
    0
  • 作者:
    Polian, Ilia;Anders, Jens;Becker, Steffen;Bernardi, Paolo;Chakrabarty, Krishnendu;ElHamawy, Nourhan;Sauer, Matthias;Singh, Adit;Reorda, Matteo Sonza;Wagner, Stefan
  • 通讯作者:
    Wagner, Stefan
A Zero-Cost Detection Approach for Recycled ICs using Scan Architecture
使用扫描架构的回收 IC 零成本检测方法
An Adaptive Approach to Minimize System Level Tests Targeting Low Voltage DVFS Failures
最大限度地减少针对低电压 DVFS 故障的系统级测试的自适应方法
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    0811454
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  • 资助金额:
    $ 49.99万
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  • 资助金额:
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  • 资助金额:
    $ 49.99万
  • 项目类别:
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    $ 49.99万
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  • 批准号:
    8808325
  • 财政年份:
    1988
  • 资助金额:
    $ 49.99万
  • 项目类别:
    Standard Grant

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    22KJ0653
  • 财政年份:
    2023
  • 资助金额:
    $ 49.99万
  • 项目类别:
    Grant-in-Aid for JSPS Fellows
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知道了