Integrated Circuit Design for Robust Operation under Low Supply Voltage

低电源电压下稳健运行的集成电路设计

基本信息

批准号：
22300016
负责人：
ONODERA Hidetoshi
金额：
$ 11.81万
依托单位：
Kyoto University
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research (B)
财政年份：
2010
资助国家：
日本
起止时间：
2010 至 2012
项目状态：
已结题

项目摘要

We have investigated on a design method that achieves robust circuit operation under low supply voltage of around 0.7 V. In particular, we have worked onthree topics:(1) built-in self monitor and compensation of die-to-die variation(2) sequential logic gates tolerating for within-die variation(3) evaluation of dynamic performance variation under low supply voltage.We have successfully developed variation-tolerant D-FFs, all-digital monitors and body-bias generator circuits for performance compensation, and accurate evaluation of delay fluctuation due to Random Telegraph Noise.

我们已经研究了一种设计方法，该设计方法在低供应电压下实现了强大的电路操作。尤其是，我们已经工作了三个主题：（1）内置的自我监控和对二线变化（2）顺序逻辑的赔偿（2）在die内部耐受性变化的顺序逻辑（2）在供应量变化（3）供应量的动态变化（3）成功的变异。身体偏见发生器电路，用于性能补偿，并准确评估由于随机电报噪声而导致的延迟波动。

项目成果

期刊论文数量（0）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

A Flexible Structure of Standard Cell and Its Optimization Method for Near-Threshold Voltage Operation

一种灵活的标准单元结构及其近阈值电压工作的优化方法

DOI：
发表时间：
期刊：
影响因子：
0
作者：
Q.Zhao;Y.Ichinomiya;Y.Okamoto;M.Amagasaki;M.Iida;T.Sueyoshi;杉本卓哉;Shinichi Nishizawa
通讯作者：
Shinichi Nishizawa

Impact of RTN and NBTI on Synchorous Circuit Reliability

RTN和NBTI对同步电路可靠性的影响

DOI：
发表时间：
2011
期刊：
影响因子：
0
作者：
Takashi Matsumoto;Kazutoshi Kobayashi;Hidetoshi Onodera
通讯作者：
Hidetoshi Onodera

Impact of Random Telegraph Noise on CMOS Logic Delay Uncertainty

随机电报噪声对 CMOS 逻辑延迟不确定性的影响

DOI：
发表时间：
期刊：
影响因子：
0
作者：
Akira Ohchi;Nozomu Togawa;Masao Yanagisawa;Tatsuo Ohtsuki;郭飛;Takashi Matsumoto
通讯作者：
Takashi Matsumoto

ランダム・テレグラフ・ノイズが低電圧CMOS論理回路の遅延ゆらぎに及ぼす影響

随机电报噪声对低压CMOS逻辑电路延迟波动的影响

DOI：
发表时间：
期刊：
影响因子：
0
作者：
Keisuke Goto;et al;松本高士
通讯作者：
松本高士

バッファチェインにおけるパルス幅縮小現象を利用したSETパルス幅測定回路

利用缓冲链中脉冲宽度减少现象的SET脉冲宽度测量电路

DOI：
发表时间：
2010
期刊：
影响因子：
0
作者：
古田潤;小林和淑;小野寺秀俊
通讯作者：
小野寺秀俊

DOI：
{{ item.doi }}
发表时间：
{{ item.publish_year }}
期刊：
{{ item.journal_name }}
影响因子：
{{ item.factor }}
作者：
{{ item.authors }}
通讯作者：
{{ item.author }}

数据更新时间：{{ journalArticles.updateTime }}

作者：
{{ item.author }}

数据更新时间：{{ monograph.updateTime }}

作者：
{{ item.author }}

数据更新时间：{{ sciAawards.updateTime }}

作者：
{{ item.author }}

数据更新时间：{{ conferencePapers.updateTime }}

作者：
{{ item.author }}

数据更新时间：{{ patent.updateTime }}

ONODERA Hidetoshi其他文献

Supply and Threshold Voltage Scaling for Minimum Energy Operation over a Wide Operating Performance Region

电源和阈值电压调节，可在较宽的工作性能范围内实现最低能耗运行

DOI：
10.1587/transfun.2020kep0013
发表时间：
2021
期刊：
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences
影响因子：
0
作者：
SONODA Shoya;SHIOMI Jun;ONODERA Hidetoshi
通讯作者：
ONODERA Hidetoshi

Approximation-Based System Implementation for Real-Time Minimum Energy Point Tracking over a Wide Operating Performance Region

基于近似的系统实现，可在广泛的运行性能区域内进行实时最小能量点跟踪

DOI：
10.1587/transfun.2022vlp0006
发表时间：
2023
期刊：
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences
影响因子：
0
作者：
SONODA Shoya;SHIOMI Jun;ONODERA Hidetoshi
通讯作者：
ONODERA Hidetoshi

On-Chip Cache Architecture Exploiting Hybrid Memory Structures for Near-Threshold Computing

利用混合内存结构进行近阈值计算的片上高速缓存架构

DOI：
10.1587/transfun.e102.a.1741
发表时间：
2019
期刊：
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences
影响因子：
0
作者：
XU Hongjie;SHIOMI Jun;ISHIHARA Tohru;ONODERA Hidetoshi
通讯作者：
ONODERA Hidetoshi

A Synthesis Method Based on Multi-Stage Optimization for Power-Efficient Integrated Optical Logic Circuits

一种基于多级优化的低功耗集成光逻辑电路综合方法

DOI：
10.1587/transfun.2020kep0018
发表时间：
2021
期刊：
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences
影响因子：
0
作者：
MATSUO Ryosuke;SHIOMI Jun;ISHIHARA Tohru;ONODERA Hidetoshi;SHINYA Akihiko;NOTOMI Masaya
通讯作者：
NOTOMI Masaya