耐ばらつき超高バンド幅SoCマクロ間インターコネクト回路技術の研究

容变超高带宽SoC宏互连电路技术研究

基本信息

批准号：
14040215
负责人：
中村和之
金额：
$ 2.75万
依托单位：
Kyushu Institute of Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research on Priority Areas
财政年份：
2002
资助国家：
日本
起止时间：
2002 至 2003
项目状态：
已结题

项目摘要

CMOS LSIにおいては、プロセスの超微細化やチップ面積の大型化に伴う、素子性能のばらつきや素子不良の問題、設計やテストにかかるコスト増大等の問題が顕在化している。この問題を回避するために、機能毎に分割された複数のマクロブロックを2次元配列状に規則的に並べ、その間を高速通信バスで結合するという形態が、検討されている。この構成によれば、LSIを機能毎の比較的小さなマクロブロックの集合体とすることで、素子特性のばらつきの影響を狭い範囲に限定することができ、また、冗長マクロを用意することで、局所的なデバイス不良にも対応することができる。また、回路設計の規模は、マクロ毎に小さな規模に分割され、設計コストの増大を抑制できる。この構成を実現する上での最大の課題は、マクロ間を結ぶ高速通信ネットワーク網(回路)を如何に実現するかである。そのため、従来のロジックLSI設計を中心とした取り組みから、高速通信・ネットワーク用のLSIの高速アナログ回路技術、さらには、規則的なブロック構成からなり、ばらつきや回路の冗長性を考慮した設計を行うメモリLSIの設計技術の両面からの取り組みが特に重要である。本研究では、これらの技術をベースにして、マクロ結合型の次世代SoC-LSIを実現する鍵となるマクロブロック間の高速通信回路方式について検討し、LSIの試作により、その性能を実証することを目的としている。今回の公募研究の2年の期間では、具体的には、以下の3つの課題について検討を進めた。1)次世代高速インターフェース回路の検討、2)VDECによる実証LSI開発環境の構築、3)メモリLSIにおける素子性能ばらつき評価手法の構築。1)については、次世代の高速I/0回路の有力な候補となる多値I/0回路の検討とチップ設計を行い、その性能実証を行った。また、2)については、VDECによる実証LSIの試作環境を構築し、基準クロック発生回路となるPLL回路の評価データを得ることができた。さらに3)については、不揮発メモリの評価データの解析に画像処理を適用することで、素子ばらつきの傾向を定量的に分析するシステムを構築した。

在CMOS LSI中，诸如元素性能，有缺陷元素的变化以及由于该过程的超精细增强和芯片区域的大尺寸而导致的设计和测试的成本增加。为了避免此问题，定期在两个维数阵列中定期排列多个宏观块的形式，并考虑使用高速通信总线的它们之间的绑定。根据这种配置，LSI是每个功能的相对较小的宏观块骨料，因此元素特征变化的影响可以限于狭窄范围，并且通过准备冗余宏，您也可以响应本地设备。。此外，对于每个宏，电路设计的比例分为小规模，并且可以抑制设计成本的增加。实现这种配置的最大问题是如何实现连接宏连接的高速通信网络（电路）。因此，从以传统逻辑LSI设计为中心的传统努力中，将设计用于高速通信和网络的高速模拟电路技术，以及常规的块配置，将考虑考虑的变化和冗余性。电路。在这项研究中，基于这些技术，我们将检查宏观块之间的高速通信电路系统，这是实现宏观键入类型的下一代SOC-LSI的关键，并通过原型LSI证明了其性能。目的是。在这项公开招聘研究的两年中，我们检查了以下三个问题。 1）检查下一代高速接口电路，2）VDEC的演示LSI开发环境，3）记忆LSI中基本性能和评估方法的构建。关于1），检查了一个多值I/0电路和芯片设计，这是下一代高速I/0次的有力候选者，以证明其性能。关于2），建立了VDEC演示LSI的原型环境，并获得了PLL电路的评估数据，即标准时钟发生器。进一步3），将图像处理应用于非挥发记忆的评估数据的分析，以便在定量分析元素变化趋势中构建系统。