耐ばらつき超高バンド幅SoCマクロ間インターコネクト回路技術の研究

容变超高带宽SoC宏互连电路技术研究

基本信息

批准号：
14040215
负责人：
中村和之
金额：
$ 2.75万
依托单位：
Kyushu Institute of Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research on Priority Areas
财政年份：
2002
资助国家：
日本
起止时间：
2002 至 2003
项目状态：
已结题

项目摘要

CMOS LSIにおいては、プロセスの超微細化やチップ面積の大型化に伴う、素子性能のばらつきや素子不良の問題、設計やテストにかかるコスト増大等の問題が顕在化している。この問題を回避するために、機能毎に分割された複数のマクロブロックを2次元配列状に規則的に並べ、その間を高速通信バスで結合するという形態が、検討されている。この構成によれば、LSIを機能毎の比較的小さなマクロブロックの集合体とすることで、素子特性のばらつきの影響を狭い範囲に限定することができ、また、冗長マクロを用意することで、局所的なデバイス不良にも対応することができる。また、回路設計の規模は、マクロ毎に小さな規模に分割され、設計コストの増大を抑制できる。この構成を実現する上での最大の課題は、マクロ間を結ぶ高速通信ネットワーク網(回路)を如何に実現するかである。そのため、従来のロジックLSI設計を中心とした取り組みから、高速通信・ネットワーク用のLSIの高速アナログ回路技術、さらには、規則的なブロック構成からなり、ばらつきや回路の冗長性を考慮した設計を行うメモリLSIの設計技術の両面からの取り組みが特に重要である。本研究では、これらの技術をベースにして、マクロ結合型の次世代SoC-LSIを実現する鍵となるマクロブロック間の高速通信回路方式について検討し、LSIの試作により、その性能を実証することを目的としている。今回の公募研究の2年の期間では、具体的には、以下の3つの課題について検討を進めた。1)次世代高速インターフェース回路の検討、2)VDECによる実証LSI開発環境の構築、3)メモリLSIにおける素子性能ばらつき評価手法の構築。1)については、次世代の高速I/0回路の有力な候補となる多値I/0回路の検討とチップ設計を行い、その性能実証を行った。また、2)については、VDECによる実証LSIの試作環境を構築し、基準クロック発生回路となるPLL回路の評価データを得ることができた。さらに3)については、不揮発メモリの評価データの解析に画像処理を適用することで、素子ばらつきの傾向を定量的に分析するシステムを構築した。

使用CMOS LSI，由于超细过程和芯片面积增加，诸如设备性能，设备缺陷的变化，设备缺陷以及设计和测试成本的增加之类的问题变得显而易见。为了避免这个问题，一种定期排列多个大小写的形式由二维阵列中的功能划分，并考虑将两者通过高速通信总线组合在一起。根据这种配置，通过使LSI成为每个功能的相对较小的大小写组件，可以将设备特性变化的影响限于狭窄范围，并且通过准备冗余宏，可以处理本地设备缺陷。此外，对于每个宏，电路设计的比例分为小尺度，这可以抑制设计成本的增加。实现这种配置的最大挑战是如何实现连接宏的高速通信网络（电路）。因此，尤其重要的是要解决关注传统逻辑LSI设计的努力，用于高速通信和网络的LSI的高速模拟电路技术以及使用常规块配置来考虑变化和电路冗余的内存LSI设计技术。这项研究旨在研究宏观块之间的高速通信电路方法，这是基于这些技术实现宏观耦合的下一代SOC-LSI的关键，并通过原型LSIS证明了它们的性能。在这项公开邀请的研究的两年期间，我们讨论了以下三个特定问题：1）考虑下一代高速界面电路，2）使用VDEC构建了LSI开发环境，以及3）构建一种用于评估内存LSI中设备性能变化的方法。关于1），我们研究并设计了芯片设计的多价I/0电路，它们是下一代高速I/0电路的潜在候选者，并证明了它们的性能。此外，在2）中，我们使用VDEC构建了演示LSI的原型环境，并能够获得用作参考时钟发电机电路的PLL电路的评估数据。此外，在3）中，我们构建了一个系统，该系统通过将图像处理应用于非挥发性存储器的评估数据分析来定量分析设备变化的趋势。