大規模・高性能VLSIの遅延故障に対するテスト容易化設計に関する研究

大规模、高性能VLSI延迟故障的可测性设计研究

基本信息

批准号：
12780226
负责人：
大竹哲史
金额：
$ 1.6万
依托单位：
Nara Institute of Science and Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for Encouragement of Young Scientists (A)
财政年份：
2000
资助国家：
日本
起止时间：
2000 至 2001
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-12780226/
关键词：
VLSIテストテスト生成アルゴリズムテスト容易化設計パス遅延故障 2パターンテスト階層テスト生成回路擬似変換組合せテスト生成複雑度データパス平行構造順序回路完全故障検出効率組合せ回路テスト生成

项目摘要

本研究は遅延故障(特に最も一般性のあるパス遅延故障)に対するテスト容易化設計方法論の確立を目的として行った。本年度は、前年度に引き続きレジスタ転送(RT)レベル回路において、外部テスト方式を指向した遅延故障に対するテスト容易性について考察を行った。はじめに、昨年度提案したRTレベルデータパス回路の階層2パターンテスト容易性を拡張し、RTレベルコントローラ・データパス回路全体の階層2パターンテスト容易性を提案した。また、順序回路のパス遅延故障テスト生成を、組合せ回路用のセグメント遅延故障テスト生成アルゴリズムを用いて、高速に行うことのできる回路構造として、昨年度提案した同位相平衡構造の概念を応用し、不連続再収斂構造を定義して、これに基づくテスト生成法・テスト容易化設計法を提案した。さらに、組合せ回路のパス遅延故障テスト生成を、既存の高性能な縮退故障のテスト生成アルゴリズムを用いて行う方法も提案した。本年度はこれらの成果を国際会議に1件、国内研究会に3件発表し、国際会議に1件、国内論文誌に1件発表予定(採録済み)である。また、ここで提案した回路構造に基づくテスト容易性を、組込自己テスト(BIST)方式を指向したテスト容易性への拡張について考察した。具体的には、擬似乱数発生器によって生成したパターンを、提案した回路構造を満たす回路に印加して、故障検出率を評価した。各遅延故障の検出には2パターンが必要になるため、擬似乱数発生器によって生成したパターンだけでは、高い故障検出率を得ることはできなかった。乱数発生方式や回路構造について考察を行ったが、まだ良い成果は得られていない。今後の課題としては、擬似乱数の発生方式、擬似乱数パターンでのテスト容易性解析、テスト点挿入などのテスト容易化設計などについて考察することなどが挙げられる。

进行这项研究的目的是建立可测试的设计方法，以实现延迟故障（尤其是最常见的路径延迟故障）。今年，我们从上一年开始考虑对延迟故障的可容易性，以寄存器转移（RT）水平电路中的外部测试方法。首先，我们扩展了去年提出的RT级数据路径电路，以测试RT级数据路径电路的两层模式，并为整个RT级控制器和数据路径电路提出了2层模式。此外，我们应用了去年提出的相相平衡结构的概念，该结构可以使用段延迟故障测试生成算法在组合电路中高速执行，并定义了不连续的重新配置结构，并提出了一种易于测试的测试方法和设计方法。此外，已经提出了一种使用现有的高性能退化失败测试生成算法为组合电路生成路径延迟故障测试的方法。今年，其中一个结果将在国际会议上介绍，三个在国内研究小组，国际会议上的一个，一项在国内论文中（确认）。此外，讨论了基于此处提出的电路结构的可测试性扩展到嵌入式自我测试（BIST）方法中针对测试性的。具体而言，将伪随机数生成器产生的模式应用于满足所提出的电路结构以评估故障检测率的电路。由于需要两种模式来检测每个延迟故障，因此仅使用伪随机数生成器生成的模式获得了高的失败检测率。我们已经讨论了随机数生成方法和电路结构，但尚未取得良好的结果。未来的问题包括诸如伪随机数字的生成方法，使用伪随机数模式测试易于分析以及测试易于设计的设计，例如插入测试点。