大規模順序回路に対するテスト生成の並列処理に関する研究

大规模时序电路测试生成并行处理研究

基本信息

批准号：
09780280
负责人：
井上智生
金额：
$ 1.28万
依托单位：
Nara Institute of Science and Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for Encouragement of Young Scientists (A)
财政年份：
1997
资助国家：
日本
起止时间：
1997 至 1998
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-09780280/
关键词：
VLSI CAD テスト生成順序回路アルゴリズム並列処理 VLSI-CAD 順路回路

项目摘要

今日の大規模集積回路(VLSI)に実装される順序回路に対するテスト生成は,膨大な費用を要する問題である.本研究では,テスト生成処理を効率化,高速化するための並列アルゴリズムを考察し,提案することが目標である.昨年度は,効率の良い並列テスト生成アルゴリズムを設計するための基礎研究として,主に,順序回路の構造とテスト容易性・困難性との関係について考察した.今年度は,前年度の成果に基づき,テスト容易な順序回路を,具体的に提案し,その順序回路に対するテスト生成法の提案を行った.具体的な成果は以下の通りである.1. テスト容易な順序回路の構造を明らかにした.(1) 経路調整可能な順序回路:テスト容易な順序回路のクラスとして提案した.過去に報告されているテスト容易な順序回路のクラスの中で,最も大きいものである.(2) 経路調整可能な順序回路のテスト生成法:本クラスに属する順序回路に対しては,最大展開モデルが存在し,その最大展開モデルを用いることで,効率よくテスト生成を行うことができる.2. 時間展開モデル並列に基づく並列テスト生成アルゴリズムについて考察した.(1) 経路調整可能な順序回路に対しては,最大展開モデルを部分回路に分割し,各プロセッサで処理する.(2) 経路調整可能な順序回路に対しては,複数の極大展開モデルを各プロセッサに割当て,処理をする.(3) 予備的な実験により,並列性を確認した.今年度は,上述の通り,アルゴリズムの提案と予備実験による有効性の確認を行ったが,提案するアルゴリズムの実装とその実験的評価までは行うことができなかった.したがって,実装・実験による有効性の評価を課題として,今後も研究を続ける予定である.

在当今大型集成电路（VLSIS）中实施的顺序电路的测试生成是一个巨大的成本问题。在这项研究中，目标是考虑并提出平行算法，以提高测试生成处理的效率和速度。去年，我们主要讨论了顺序电路结构与可测试性难度之间的关系。今年，根据上一年的结果，我们提出了一个可测试的顺序电路，并提出了对顺序电路的测试生成方法。混凝土结果如下：1。易于测试的顺序电路的结构。（1）可调节的路径可调式循环：提议为一类易于测试的顺序电路。它是过去报告的顺序电路中最大的类别。（2）用于路由可调的顺序电路的测试生成方法：对于属于此类的顺序电路，有一个最大扩展模型，并且通过使用最大扩展模型，可以有效地执行测试生成。2。我们已经讨论了基于时间扩展模型并行性的平行测试生成算法。（1）对于可调节的顺序电路，将最大扩展模型分为部分电路，并由每个处理器处理。（2）对于路由可调的顺序电路，将多个最大扩展模型分配给每个处理器并处理。（3）通过初步实验证实了并行性。如上所述，今年，我们提出了一种算法，并通过初步实验确认了其有效性，但是我们无法实施该算法并评估其实验实验。因此，我们计划将来继续我们的研究，以通过实施和实验实验评估有效性的挑战。