大規模・高性能VLSIのレジスタ転送レベルにおけるテスト容易化設計に関する研究

大规模高性能VLSI寄存器传输级可测试性设计研究

基本信息

批准号：
17700062
负责人：
大竹哲史
金额：
$ 2.24万
依托单位：
Nara Institute of Science and Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for Young Scientists (B)
财政年份：
2005
资助国家：
日本
起止时间：
2005 至 2007
项目状态：
已结题

项目摘要

VLSIのテストを可能にするためにはテスト容易化設計が必須であるが、テスト容易化により過剰なテストを強いる場合があり、その場合には歩留ま劣化という重大な問題を引き起こす場合がある。昨年度から、テスト容易化に伴う相反する問題を両面から扱っている。最近の微細化により、製造ばらつきにる遅延故障が問題になっているが、この場合物理的な欠陥によって引き起こされる故障ではないため、今後さらに過剰テストを考慮した遅延故障テストが必要になると考えられるため、レジスタ転送(RT)レベルからの過剰テスト緩和に重点を置いた。本年度は、昨年度に引き続き、これまでに提案したRTレベル回路の縮退故障に対するテスト容易化設計の改良に関する考察を行った。さらに、昨年度提案した均一ビット幅データパス向けの遅延故障に対するテスト容易化設計法を、不均一ビット幅データパスして適用するための、遅延故障に対するビット幅調整機能を実現する機構についても研究を行った。今年度の成果として得られた遅延故障に対するビット幅調整機構では、テストパターンの印加可能性を下げてハードウェアオーバヘッドを抑えたため、任意の遅延テストを印加できない。これについては今後も改良を継続する必要がある。過剰テストの緩和においては、昨年度に得られた冗長手法では対応できなかったRTレベル回路モデルにも対応した。具体的には、RTレベルにおける回路の冗長性を、RTレベルの回路の構造情報に加え、さらに上流の高位合成段階で得られる回路の機能情報を用いることにより、RTレベルで完全に探索できなかった機能情報を補完し、従来法では扱えなかった回路構造上の冗長聖判定を可能とした。

为了启用VLSI测试，有必要易于测试，但是由于易于测试，可能会导致过度测试，在这种情况下，可能会导致严重的收益率。自去年以来，我们一直在处理与易于测试有关的冲突问题。由于最近的小型化，由于生产变化而导致的延迟失败已成为一个问题，但是在这种情况下，这不是由身体缺陷引起的故障，因此认为将来的延迟故障测试会考虑到未来的检验。因此。在这个财政年度，我们考虑了提高RT级别电路的测试易度性，到目前为止，我们提出了有关改进测试设计的易用性。此外，还研究了一种机制，该机制意识到了去年提出的均匀位宽度数据路径的延迟故障设计的易用性，这为延迟未能应用均匀的位宽度数据提供了一些宽度调整功能。在延迟故障的位宽度调整机制下，这是由于今年获得的，因此无法通过降低测试模式的有效性来降低硬件开销，因此无法应用任何延迟测试。有必要继续对此进行改进。在宽松测试中，它还支持RT级电路模型，这些模型无法与去年获得的冗余方法一起使用。具体来说，除了在RT级别的结构信息外，还不能使用在高级别合成阶段获得的电路的功能信息在RT级别上的冗余补充了功能信息，并在电路结构中实现了冗余的神圣判断，而传统方法无法处理。