Design-for-testability circuit for detecting delay faults at interconnects in 3D stacked ICs

可测试性设计电路，用于检测 3D 堆叠 IC 中互连处的延迟故障

基本信息

  • 批准号：
    15K00079
  • 负责人：
    Yotsuyanagi Hiroyuki
  • 金额：
    $ 2.91万
  • 依托单位：
    The University of Tokushima
  • 依托单位国家：
    日本
  • 项目类别：
    Grant-in-Aid for Scientific Research (C)
  • 财政年份：
    2015
  • 资助国家：
    日本
  • 起止时间：
    2015-04-01 至 2018-03-31
  • 项目状态：
    已结题

项目摘要

项目成果

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专利数量（0）
On design for reducing delay variation in design-for-testability circuit for delay fault
延迟故障可测性设计电路中减少延迟变化的设计
  • DOI：
  • 发表时间：
    2017
  • 期刊：
  • 影响因子：
    0
  • 作者：
    Satoshi Hirai;Hiroyuki Yotsuyanagi and Masaki Hashizume
  • 通讯作者：
    Hiroyuki Yotsuyanagi and Masaki Hashizume
On TSV Array Defect Detection Method Using Two Ring-oscillators Considering Signal Transitions at Adjacent TSVs
考虑相邻 TSV 信号跳变的使用两个环形振荡器的 TSV 阵列缺陷检测方法
  • DOI：
  • 发表时间：
    2015
  • 期刊：
  • 影响因子：
    0
  • 作者：
    Hiroyuki Yotsuyanagi;Akihiro Fujiwara and Masaki Hashizume
  • 通讯作者：
    Akihiro Fujiwara and Masaki Hashizume
TDC 組込み型バウンダリスキャンを用いる遅延故障検査でのチップ間ばらつき補正
使用 TDC 内置边界扫描进行延迟故障检查的芯片间偏差校正
  • DOI：
  • 发表时间：
    2016
  • 期刊：
  • 影响因子：
    0
  • 作者：
    森亮介;四柳浩之;橋爪正樹
  • 通讯作者：
    橋爪正樹
TDC組込み型バウンダリスキャンを用いた 2 経路同時遅延測定の実測による評価
使用 TDC 内置边界扫描评估同时两路延迟测量
  • DOI：
  • 发表时间：
    2015
  • 期刊：
  • 影响因子：
    0
  • 作者：
    森 亮介;四柳 浩之;橋爪 正樹
  • 通讯作者：
    橋爪 正樹
3 次元実装 IC におけるマイクロバンプ欠損時の遅延解析
3D 安装 IC 中微凸块缺陷的延迟分析
  • DOI：
  • 发表时间：
    2017
  • 期刊：
  • 影响因子：
    0
  • 作者：
    柴田 駿介;四柳 浩之;橋爪 正樹
  • 通讯作者：
    橋爪 正樹
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    Hashizume Masaki
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  • 期刊：
  • 影响因子：
    0
  • 作者：
    Nakamura Masanori;Yotsuyanagi Hiroyuki;Hashizume Masaki
  • 通讯作者：
    Hashizume Masaki
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    10.1109/icsj.2018.8602560
  • 发表时间：
    2018
  • 期刊：
    Proc. of IEEE CPMT Symposium Japan 2018
  • 影响因子：
    0
  • 作者：
    Kanda Michiya;Yabui Daisuke;Hashizume Masaki;Yotsuyanagi Hiroyuki;Lu Shyue-Kung
  • 通讯作者：
    Lu Shyue-Kung

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