Research on Design for Testability for Multi-Clock Domain SoCs

多时钟域SoC的可测试性设计研究

• 批准号: 18700046
• 负责人: YONEDA Tomokazu
• 金额: $ 2.44万
• 依托单位: Nara Institute of Science and Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Young Scientists (B)
• 财政年份: 2006
• 资助国家: 日本
• 起止时间: 2006 至 2008
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-18700046/
• 关键词: 設計自動化; テスト容易化設計; テストアーキテクチャ; テストスケジューリング; システムオンチップ; マルチクロックドメイン; ネットワークオンチップ

プロセッサコア、機能コア、メモリコアなどのコア毎に異なるクロック周波数で動作するマルチクロックドメイン・システムオンチップに対するテスト容易化設計に関する研究を行った。その結果、高品質かつ高速テストを実現するための課題を明確化し、その課題を解決するテストアーキテクチャおよびテストスケジューリング手法の確立を行った。

我们对多锁定域系统芯片的测试设计进行了研究，该设计以不同的时钟频率为每个核心，例如处理器核心，功能核心和内存核心。结果，我们阐明了实现高质量，高速测试的问题，并建立了解决这些问题的测试架构和测试调度方法。

项目成果

An optimal test bus design for transparency-based soc test

基于透明的 soc 测试的最优测试总线设计

• 发表时间: 2006
• 期刊: Digest of Papers, IEEE 7th Workshop on RTL and High Level Testing (WRTLT'06)
• 作者: T.Yoneda;A.Shuto;H.Ichihara;T.Inoue;H.Fujiwara
• 通讯作者: H.Fujiwara

TAM design and optimization for transparency-based soc test

基于透明的 soc 测试的 TAM 设计和优化

• 发表时间: 2007
• 期刊: Proceedings of the IEEE 25th VLSI Test Symposium (VTS'07) (To appear)
• 作者: T.Yoneda;A.Shuto;H.Ichihara;T.Inoue;H.Fujiwara
• 通讯作者: H.Fujiwara

Wrapper and TAM co-optimization for reuse of soc functional interconnects

Wrapper 和 TAM 共同优化以重用 soc 功能互连

• 发表时间: 2008
• 作者: 吉田宜司;米田友和;藤原秀雄;Tomokazu Yoneda and Hideo Fujiwara
• 通讯作者: Tomokazu Yoneda and Hideo Fujiwara

Test Scheduling for Multi-Clock Domain SoCs under Power Constraint

功率约束下多时钟域SoC的测试调度

• 发表时间: 2008
• 期刊: IEICE Transactions on Information and Systems Vol.E91-D, No.3
• 作者: Tomokazu Yoneda;Kimihiko Masuda and Hideo Fujiwara
• 通讯作者: Kimihiko Masuda and Hideo Fujiwara

Designing power-aware wrapper for multi-clock domain cores using clock domain partitioning

使用时钟域分区为多时钟域内核设计功耗感知包装器

• 发表时间: 2006
• 期刊: Digest of Papers, IEEE 7th Workshop on RTL and High Level Testing (WRTLT'06)
• 作者: T.E.Yu;T.Yoneda;D.Zhao;H.Fujiwara
• 通讯作者: H.Fujiwara