Design for Testability Methodology for Multi-Input/Output Asynchronous Sequential Elements

多输入/输出异步顺序元件的可测试性方法设计

基本信息

批准号：
21K11820
负责人：
岩田大志
金额：
$ 2.66万
依托单位：
Nara National College of Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research (C)
财政年份：
2021
资助国家：
日本
起止时间：
2021-04-01 至 2024-03-31
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-21K11820/
关键词：
排他制御素子スキャン設計非同期式回路テスト容易化設計

项目摘要

本研究では多入力・多出力の非同期式順序素子を対象としたテスト容易化設計を標準化することを目的としている。昨年度までに２入力２出力の排他制御素子に対してゲートレベルでのスキャン素子設計とテスト手法を提案している。本年度は主に３つの研究成果があった。①排他制御素子のトランジスタレベル設計とSPICEによる過渡解析によって動作検証を行い、昨年度提案したスキャン排他制御素子のトランジスタレベル回路を提案した。スキャンＣ素子のチップ試作でも用いたRohm0.18umのプロセスルールに従ってトランジスタレベルのスキャン排他制御素子を提案した。この知見により任意のスキャン素子設計が可能である。②昨年度設計したレイアウトレベルのスキャンＣ素子を搭載した試作チップに対して、FPGAテスタを用いた動的検証と、ロジックアナライザ、オシロスコープにより動作検証を実施した。実チップ試作ではVirtuosoによるスキャンＣ素子、４つのスキャンＣ素子を用いたスキャンパスをフルカスタム設計を実施し、それぞれ動作検証を行った。FPGAテスタを用いた動作検証ではテスト系列をチップに印加し、その出力応答をテスタによって観測し、期待値と比較することでスキャンＣ素子、スキャンパスが設計通り動作するかを検証し、スキャンＣ素子の有用性・確実性を確立した。③提案したスキャンＣ素子を用いたテスト容易な非同期式回路の設計を進めている。そのために、非同期式回路設計ツールであるBalsaを用いた非同期式乗算器を設計し、ゲートレベルにおいて動作検証を実施した。また、非同期式乗算器をIC CompilerIIにライブラリ化したスキャンＣ素子を組み込み、自動化した非同期式回路設計手法を提案している。

这项研究旨在将可测试的设计标准化，以实现多输入和多输出异步订单元素。直到去年，我们已经为具有两个输入和两个输出的独家控制元素提供了一个门级扫描元件设计和测试方法。今年，我们主要找到了三个研究结果。 1）我们通过使用SPICE设计独家控制元件的晶体管水平和瞬态分析，并提出了去年提出的扫描独家控制元件的晶体管水平电路，进行了操作验证。根据ROHM 0.18UM的工艺规则，提出了晶体管级扫描独家控制元件，该过程也用于扫描C元素的原型芯片中。这一发现允许任何扫描元素设计。 2）使用FPGA测试仪和使用逻辑分析仪和示波器验证的原型芯片是使用布局级扫描C元件进行的，这是动态验证。在实际的芯片原型中，使用Virtuoso扫描C元素和四个扫描C元素进行了完全定制的扫描路径，并验证了操作。在使用FPGA测试仪的操作验证中，将测试序列应用于芯片，测试仪观察到输出响应，并比较预期值以验证扫描C元件和扫描路径是否按设计工作，并且确定了扫描C元件的有用性和确定性。 3）我们目前正在设计一个异步电路，该电路易于使用所提出的扫描C元素进行测试。为此，使用balsa，一个异步电路设计工具设计了异步乘数，并在门级进行了操作验证。此外，提出了一种自动异步电路设计方法，其中包含扫描C元件，其中异步乘数将其转换为IC编译器II。