Wafer Level Parallel Processing System Using Cubic Integration Technology

采用三次积分技术的晶圆级并行处理系统

• 批准号: 11355015
• 负责人: KOYANAGI Mitsumasa
• 金额: $ 20.95万
• 依托单位: TOHOKU UNIVERSITY
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research (A)
• 财政年份: 1999
• 资助国家: 日本
• 起止时间: 1999 至 2001
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-11355015/
• 关键词: Three Dimensional Integration; Parallel Processing; Wafer Level Integration; System on a Chip; Optical Interconnection; Memory; Semiconductor; LSI; ウェーハ張り合わせ技術; ウエーハレベルインテグレーション; システムオンチップ; ウエーハ張り合わせ技術; マイクロバンプ

In this work, we have developed basic technologies for the wafer level parallel processing system using the cubid integration technology.First of all, we developed the cubic integration technology to fabricate the three dimensional (3D) processor and the three dimensional (3D) shared memory. The 3D processor consists of the processor layer and the memory layers which are closely connected by vertical interconnections to solve the bus bottle neck between them. The 3D shared memory is a memory, in which several memory layers are stacked into one chip and closely connected each other by vertical interconnections. It can realize the parallel processing system without the bus bottle neck. We fabricated 3D processor and 3D shared memory and obtained excellent evaluation results. We also developed the optical interconnection technology to connect between chips in wafer level system. We could successfully demonstrate the optical data transfer operation between two chips on which a VCSEL and photodiodes are mounted.We successfully demonstrate the possibility of wafer level parallel processing system using the cubic integration technology in this work.

在这项工作中，我们使用Cubid Integration技术开发了晶圆级并行处理系统的基本技术。首先，我们开发了立方集成技术来制造三维（3D）处理器和三维（3D）共享内存。 3D处理器由处理器层和内存层组成，这些内存层通过垂直互连密切连接，以解决它们之间的公交瓶颈部。 3D共享内存是一个内存，其中几个内存层被堆叠成一个芯片，并通过垂直互连密切连接。它可以实现没有公共汽车瓶颈的并行处理系统。我们制造了3D处理器和3D共享内存，并获得了出色的评估结果。我们还开发了光学互连技术，以在晶圆级系统中连接芯片。我们可以成功地证明在两个芯片上安装了VCSEL和光电二极管之间的光学数据传输操作。我们成功地证明了在这项工作中使用立方集成技术的晶圆级并行处理系统的可能性。

项目成果

K-T. Park, T. Nakamura, K-W. Lee, H. Kurino, M. Koyanagi, et al.: "A WAFER-LEVEL THREE DIMENSIONAL CHIP STACKING TECHNOLOGY FOR HIGH-PERFORMANCE MICROELECTRONICS AND MEMS"Proc. of IPACK'01 The Pacific Rim/ASME Int. Electronic Packaging Technical Conferenc

K-T。

T. Morooka, T. Nakamura, H. Kurino, M. Koyangi, et al.: "Three-Dimensional Integration of Fully Depleted SOI Devices"Ext. Abst. of the 2001 Int. Conf. on Solid State Devices and Materials. 38-39 (2001)

T. Morooka、T. Nakamura、H. Kurino、M. Koyangi 等人：“完全耗尽型 SOI 器件的三维集成”Ext。

栗野浩之, 中川源洋, 李康旭, 中村共則, et al.: "三次元集積化技術を使ったビジョンチップ"社団法人 電子情報通信学会 信学技報. 101(85). 29-35 (2001)

Hiroyuki Kurino、Minahiro Nakakawa、Kang-woo Lee、Kiminori Nakamura 等人：“使用三维集成技术的视觉芯片”IEICE 技术报告，IEICE 101(85) (2001)。

栗原浩之, 中川源洋, 李康旭, 中村共則, et al.: "三次元集積化技術を使ったビジョンチップ"社団法人 電子情報通信学会 信学技報. 101(85). 29-35 (2001)

Hiroyuki Kurihara、Minahiro Nakakawa、Kang-woo Lee、Kimonori Nakamura 等人：“使用三维集成技术的视觉芯片”IEICE 技术报告，IEICE，101(85) (2001)。

Y.Igarashi, T.Morooka, Y.Yamada, H.Kurino, M.Koyanagi et al.: "Filling of Tungsten Into Deep Trench Using Time-Modulation CVD Method"Ext. Abst. of the 2001 Int. Conf. on Solid State Devices and Materials. 34-35 (2001)

Y.Igarashi、T.Morooka、Y.Yamada、H.Kurino、M.Koyanagi 等人：“使用时间调制 CVD 方法将钨填充到深沟槽中”Ext。