Ultra-small sparse matrix serial computation mechanism with memory transpose

带内存转置的超小型稀疏矩阵串行计算机制

基本信息

批准号：
22K19775
负责人：
中島康彦
金额：
$ 3.66万
依托单位：
Nara Institute of Science and Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for Challenging Research (Exploratory)
财政年份：
2022
资助国家：
日本
起止时间：
2022-06-30 至 2024-03-31
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-22K19775/
关键词：
シリアル演算機構離散行列確率的計算超小型

项目摘要

当初目的は「安定性と拡張性に優れたデジタル回路を利用しつつ、１つのビットラインに１組のデータを記憶させる手法を軸に、アドレス情報を付加した離散行列間の近似演算を高効率に実行する最適なアーキテクチャを探索し、キャッシュメモリに依存しない未踏の主記憶転置型・超小型離散行列シリアル演算機構を実現すること」であった。また、研究内容は「【１】データ表現方法：ビットシリアル表現は、演算時間が長くなる欠点があるものの、主記憶遅延に比べれば問題にならない。後述する主記憶利用方法と組み合わせて、膨大な数のデータを一度に参照できる利点を生かす。【２】主記憶利用方法：本研究では、１つのデータを同一ワード線ではなく、同一ビット線上に格納することで、一度に参照可能なデータ数をビット線と同数に増やす。また、ビットシリアル表現全体の参照に複数ワード線を連続使用し、ビットシリアル長を可変とするとともに、演算器インタフェースからパラレル－シリアル変換を削除する。非ゼロ要素のみを格納すればよく、ポインタを辿る操作も不要であるため、主記憶の容量とスループットを最大限利用できる。【３】近似計算方法：ビットシリアル表現に対する乗除算は、単純なクロックゲーティングにより、前述のBの位置を前後に移動させる近似計算とすることで超軽量化し、加算には、多入力ビットシリアル加算器を用いることで厳密計算の維持と軽量・高速化を図る。」であった。以上の計画に対し、主記憶構造自体は改変せず、確率的再構成可能デジタルアクセラレータ Multi-grained Reconfigurable Array（MGRA）別名DiaNet4を従来型メモリに接続することで、同等機能実現の目途が立った。離散行列を圧縮した入力データをDiaNet4の各PEに流し込み、被乗数は各PEのレジスタに保存し、2分木構造で大規模積和演算を行う方式に変更した。

最初的目标是“利用具有出色稳定性和可扩展性的数字电路，同时专注于在一位线上存储一组数据的方法，以及添加地址信息的离散矩阵之间的高效近似计算”。寻求执行该过程的最佳架构，并实现一种未探索的不依赖高速缓冲存储器的主存转置型超紧凑离散矩阵串行操作机制。另外，研究内容是``[1]数据表示方法：虽然位串行表示有计算时间较长的缺点，但比主存延迟问题小。结合后面介绍的主存使用方法，利用同时引用多个数据的能力 [2]。 ] 如何使用主存：在这项研究中，通过将一条数据存储在同一条位线上而不是同一条字线上，将一次可以引用的数据数量增加到与位相同的数量而且，整个位串行表示是连续使用多个字线来参考的，并且位串行。除了使长度可变之外，算术单元接口中取消了并行到串行的转换，只需要存储非零元素，并且不需要跟随指针，因此可以最大化主存容量和吞吐量。 [3] 近似计算方法：位制通过使用简单的时钟门控来近似计算（前后移动 B 的位置），实数表示的乘法和除法变得极其轻量，并且使用多输入位串行加法器执行加法以实现精确计算。相同的速度并使其更轻更快。对于上述计划，我们现在有望通过将概率可重构数字加速器多粒度可重构阵列（MGRA）（也称为 DiaNet4）连接到传统存储器来实现等效功能，而无需修改主存储器结构本身。输入数据是一个压缩的离散矩阵，被倒入DiaNet4的每个PE中，被乘数存储在每个PE的寄存器中，并且方法已更改为使用以下方法进行大规模乘积和运算：二叉树结构。