潜在性能を極限まで引き出す自律性能制御VLSI

自主性能控制 VLSI，最大限度地发挥潜在性能

基本信息

批准号：
18J12044
负责人：
増田豊
金额：
$ 0.96万
依托单位：
Osaka University
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2018
资助国家：
日本
起止时间：
2018-04-25 至 2020-03-31
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-18J12044/
关键词：
省電力設計高信頼設計適応的速度制御 MTTF 考慮設計

项目摘要

申請者は、微細化に起因する性能ばらつき、信頼性劣化などの現在の半導体業界が直面している問題を解決するため、適応的速度制御の研究に着手した。速度制御の実用化について多角的な視点から俯瞰し、最重要技術要素である設計手法の確立に取り組んだ。従来研究では速度制御機構をいかに設計するかのみに注目していたが、申請者は速度制御機構と制御対象回路の一体最適化に取り組み、その設計手法を提案した。速度制御機構の設計では、代表的なセンサであるレプリカとエラー予告 FF (Flip-Flop) に着目し、両センサの優劣を数年の寿命制約下での電源電圧削減効果に基づき、定量的に議論した。また、センサを活用するために、活性化確率とタイミング違反率の両者を考慮した挿入手法を提案した。制御対象回路の設計では、センサの観測箇所を削減しつつ省電力化・長寿命化を高めるために、活性化考慮スラック割当手法を提案した。一体最適設計により、従来設計から 38.0% 電力を削減した。研究成果については、VLSI CAD 分野で世界最高峰・最難関の国際会議 IEEE/ACM International Conference on Computer-Aided Design (ICCAD) において筆頭著者として発表した他、VLSI CAD 分野で最高水準の英文誌 IEEE Transactions on Very Large Scale Integration (VLSI) Systems にて掲載されている。また、国内学会 DA シンポジウムにおいても筆頭著者として発表しており、情報処理学会山下記念研究賞、IEEE CEDA All Japan Joint Chapter Academic Research Award 、システムLSI 設計技術研究会2017 年度最優秀発表学生賞などを受賞している。

申请人已经开始研究适应性速度控制，以解决当前半导体行业面临的问题，例如由于小型化而导致的性能变化和可靠性恶化。从对速度控制实际使用的多方面角度来看，我们致力于建立一种设计方法，这是最重要的技术元素。在常规研究中，我们仅专注于如何设计速度控制机制，但是申请人致力于优化速度控制机理和控制目标电路，并提出了一种设计方法。在速度控制机制的设计中，重点是代表性传感器，复制品和错误通知FF（flip-flop），并根据减少寿命消耗的电源电压的效果进行定量定量。此外，为了利用传感器，考虑了一种插入方法，同时考虑了激活概率和违反时间违规率。在控制目标电路的设计中，我们提出了一种激活，以减少传感器的观察点，以增加节能和长寿。最佳设计从传统设计中降低了38.0％的功率。关于这项研究的结果，世界上最高和最困难的国际会议IEEE/ACM国际计算机辅助设计会议（ICCAD）E交易非常大规模集成（VLSI），它在系统中发布。此外，它还宣布为国内社会DA研讨会的第一名作者，并赢得了Yamashita纪念奖信息处理奖，IEEE CEDA All Japan Japter Japter学术研究奖，System LSI Design Design Greation Groups 2017最佳学生奖，等等。我正在这样做。

项目成果

期刊论文数量（7）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

Comparing voltage adaptation performance between replica and in-situ timing monitors

比较副本和原位时序监视器之间的电压适应性能

DOI：
发表时间：
2018
期刊：
影响因子：
0
作者：
Masuda Yutaka;Onoye Takao;Hashimoto Masanori;Nagayama Jun;西孝将;Masuda Yutaka
通讯作者：
Masuda Yutaka

FPGA を用いた動的電源ノイズ下でのエラー予告FF の動作検証

使用 FPGA 验证动态电源噪声下错误通知 FF 的操作

DOI：
发表时间：
2019
期刊：
影响因子：
0
作者：
Masuda Yutaka;Onoye Takao;Hashimoto Masanori;Nagayama Jun;西孝将
通讯作者：
西孝将

MTTF-aware Design Methodology of Adaptively Voltage Scaled Circuit with Timing Error Predictive Flip-Flop

具有定时误差预测触发器的自适应电压缩放电路的 MTTF 感知设计方法

DOI：
发表时间：
2019
期刊：
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences
影响因子：
0
作者：
Masuda Yutaka;Hashimoto Masanori
通讯作者：
Hashimoto Masanori

Activation-Aware Slack Assignment (ASA) for Mode-Wise Power Saving in High-End ISP,

激活感知松弛分配 (ASA)，用于高端 ISP 中的模式节能，