Design for Testability Methodology for Multi-Input/Output Asynchronous Sequential Elements
多输入/输出异步顺序元件的可测试性方法设计
基本信息
- 批准号：21K11820
- 负责人：
- 金额：$ 2.66万
- 依托单位：
- 依托单位国家：日本
- 项目类别：Grant-in-Aid for Scientific Research (C)
- 财政年份：2021
- 资助国家：日本
- 起止时间：2021-04-01 至 2024-03-31
- 项目状态：已结题
- 来源：
- 关键词：
项目摘要
本研究では多入力・多出力の非同期式順序素子を対象としたテスト容易化設計を標準化することを目的としている。昨年度までに２入力２出力の排他制御素子に対してゲートレベルでのスキャン素子設計とテスト手法を提案している。本年度は主に３つの研究成果があった。①排他制御素子のトランジスタレベル設計とSPICEによる過渡解析によって動作検証を行い、昨年度提案したスキャン排他制御素子のトランジスタレベル回路を提案した。スキャンＣ素子のチップ試作でも用いたRohm0.18umのプロセスルールに従ってトランジスタレベルのスキャン排他制御素子を提案した。この知見により任意のスキャン素子設計が可能である。②昨年度設計したレイアウトレベルのスキャンＣ素子を搭載した試作チップに対して、FPGAテスタを用いた動的検証と、ロジックアナライザ、オシロスコープにより動作検証を実施した。実チップ試作ではVirtuosoによるスキャンＣ素子、４つのスキャンＣ素子を用いたスキャンパスをフルカスタム設計を実施し、それぞれ動作検証を行った。FPGAテスタを用いた動作検証ではテスト系列をチップに印加し、その出力応答をテスタによって観測し、期待値と比較することでスキャンＣ素子、スキャンパスが設計通り動作するかを検証し、スキャンＣ素子の有用性・確実性を確立した。③提案したスキャンＣ素子を用いたテスト容易な非同期式回路の設計を進めている。そのために、非同期式回路設計ツールであるBalsaを用いた非同期式乗算器を設計し、ゲートレベルにおいて動作検証を実施した。また、非同期式乗算器をIC CompilerIIにライブラリ化したスキャンＣ素子を組み込み、自動化した非同期式回路設計手法を提案している。
本研究的目的是标准化多输入/多输出异步时序元件的可测试性设计。直到去年，我们才提出了2输入2输出专用控制元件的门级扫描元件设计和测试方法。今年主要研究成果有三项。 ① 我们通过专用控制元件的晶体管级设计和使用SPICE的瞬态分析来验证操作，并提出了去年提出的扫描专用控制元件的晶体管级电路。我们根据罗姆0.18um工艺规则提出了晶体管级扫描专用控制元件，该元件也被用于扫描C元件的芯片原型中。这些知识允许任意扫描元件设计。 ② 我们使用FPGA测试仪进行了动态验证，并使用逻辑分析仪和示波器对去年设计的配备布局级扫描C元件的原型芯片进行了操作验证。在实际的芯片原型中，我们使用Virtuoso对一个扫描C元件和使用四个扫描C元件的扫描路径进行了全定制设计，并验证了每个扫描C元件的操作。在使用FPGA测试器的操作验证中，将测试序列应用于芯片，由测试器观察输出响应，并与预期值进行比较，以验证扫描C元件和扫描路径是否按设计操作的有用性和可靠性。该设备的建立。 ③我们正在继续使用所提出的扫描 C 元件设计易于测试的异步电路。为此，我们使用异步电路设计工具Balsa设计了异步乘法器，并在门级验证了其运行。此外，我们还提出了一种自动化异步电路设计方法，将扫描 C 元件（异步乘法器库）集成到 IC Compiler II 中。
项目成果
期刊论文数量（5）
专著数量（0）
科研奖励数量（0）
会议论文数量（0）
专利数量（0）
An Implementation of Self-Testable Layout-Level Scan C-element
可自测试的布局级扫描 C 元素的实现
- DOI：
- 发表时间：2022
- 期刊：
- 影响因子：0
- 作者：Kokoro Yamasaki; Hiroshi Iwata;Ken'ichi Yamaguchi
- 通讯作者：Ken'ichi Yamaguchi
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飯田 賢一
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飯田 賢一
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