準同期式回路レイアウト設計

半同步电路布局设计

基本信息

批准号：
09878057
负责人：
高橋篤司
金额：
$ 1.15万
依托单位：
Tokyo Institute of Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for Exploratory Research
财政年份：
1997
资助国家：
日本
起止时间：
1997 至 1998
项目状态：
已结题

项目摘要

現在,大域的なクロックを用いる同期式回路がVLSI上に実装される回路の主流を占めているが,完全同期式回路は様々な観点で限界に達していると言われている.本研究では,同一周期のクロックを必ずしもレジスタに同時に入力することを前提としない準同期式回路によって限界を乗り越えようと試みている.本年度は,高性能準同期式回路をVLSI上で実現するための萌芽的基礎的な技術として以下の成果を得た.1.回路合成技術:クロックスケジュールが任意に設定可能であるという条件下で,与えられたゲートレベルの回路に対し遅延を挿入することにより,回路のクロック周期を,遅延挿入のみKが許された場合の下限まで短縮できることを示し,遅延挿入アルゴリズムを与えた.現実には遅延挿入やクロックスケジュールの容易さなどが関係するため,実際の回路で遅延をどのように挿入すればよいのか明らかにする必要がある.今後,リタイミング技術などと組み合わせることにより,回路の面積,クロック配線長,クロック周期などの最適化を目指す.2.クロック駆動レイアウト手法:クロック分配に必要なコストを削減するために最適クロック配線を仮定し,その下で回路レイアウトの最適化を試みるクロック駆動レイアウト手法において,仮定した最適クロック配線を大域的情報として用いて実際のクロック配線を構成する手法を提案した.今後,実際の回路に対して提案手法を適用しクロック配線長削減に対する効果を確かめるとともに,手法の問題点を探り改善を目指す.

目前，使用全球时钟的同步电路是VLSI上实施的电路的主流，但据说完全同步电路已经以各种方式达到了限制。在这项研究中，我们试图通过使用半同步电路来克服限制，该电路不一定假定同一时期的时钟同时输入到寄存器中。今年，我们已经获得了以下结果，作为实现VLSI.1上高性能半同步电路的基本出现技术。电路合成技术：通过在可以任意设置时钟时钟时插入给定门级电路的延迟到给定的门级电路，我们已经表明，当仅允许延迟插入且给出延迟插入算法时，电路的延迟时间可以减少到下限。由于涉及延迟插入和易于时钟时间表，因此有必要澄清应如何将延迟插入实际电路中。将来，通过将它们与重新安装技术相结合，我们旨在优化面积，时钟接线的长度，时钟周期等。2。时钟驱动的布局方法：在时钟驱动的布局方法中，该方法假设最佳时钟接线以降低时钟分布所需的最佳成本，我们提出了一种假设的最佳时钟接线，以实现全局时钟的信息来构建实际时钟的信息。将来，我们将应用所提出的方法对实际电路进行验证，以验证减少时钟接线长度的影响，我们将探讨该方法的问题并旨在改善它。