組込みシステムの柔軟な設計探索と再利用を実現するコンポーネント機構

实现嵌入式系统灵活设计探索和复用的组件机制

基本信息

批准号：
09J07139
负责人：
柴田誠也
金额：
$ 1.15万
依托单位：
Nagoya University
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2009
资助国家：
日本
起止时间：
2009 至 2011
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-09J07139/
关键词：
組込みシステムシステムレベル設計設計探索

项目摘要

【研究目的】本研究では、組込みシステムの設計を容易化するためのコンポーネント機構を開発する。提案コンポーネント技術を用いることで、設計者は開発対象アプリケーションを、ソフトウェアかハードウェアかを意識することなく、複数のコンポーネントの集合として記述することができる。記述後、ツールの支援により、設計者はアプリケーションのソフトウェア/ハードウェア分割およびマルチプロセッサ分割の探索を容易に行うことができる。分割の探索時には、コンポーネントの実装先にあわせてコンポーネントの結合や複製をツールが支援し、動作合成技術やコンパイラなどによる最適化効果を最大化する実装の探索を可能にする。【2011年度の成果】2011年度は、コンポーネント機構を実現するツールを開発した。提案するコンポーネント機構では、ひとつひとつのコンポーネントは小さく設計する方針をとる。開発したツールにより、システム設計者は、複数の細かいコンポーネント群に分割したシステムを、実装時には結合してまとめて扱うことができる。結合により、ソフトウェア実装の場合にはタスク数が減り、オペレーティングシステムによるタスク切替オーバヘッドが削減できる。ハードウェア実装の場合には、動作合成による最適化の効果範囲を広げることができる。コンポーネントの結合の効果を測るための実験を行った。実験では、JPEGデコーダを構成する複数のコンポーネントのうち数個を、ひとまとめにして合成した場合と、個別に合成した場合の結果を比較した。実験の結果、結合することで、実装時のハードウェア面積を細かく変更することができた。さらに、コンポーネント機構を用いた設計探索を効率化するツールを開発した。コンポーネント機構を実現するツールは、昨年度に開発した実装自動合成ツールSystemBuilder-MPをベースに開発されており、C言語記述で記述されたコンポーネントを、FPGA上実装可能な記述に変換する。この変換時間が1時間程度と長いため、何百万通りとあるシステム構成変更による設計探索には時間がかかる。よって、実装合成することなくシステム性能を短時間で見積もるツールを開発した。これらのツールについて、設計事例による詳細な評価を行い、論文誌にまとめた。

[研究目的] 在本研究中，我们将开发一种组件机制来促进嵌入式系统的设计。通过使用所提出的组件技术，设计人员可以将要开发的应用程序描述为多个组件的集合，而无需知道它是软件还是硬件。一旦编写完成，工具就可以帮助设计人员轻松探索其应用程序的软件/硬件和多处理器分区。在搜索分区时，该工具支持根据组件的实现位置来组合和复制组件，从而可以使用行为综合技术、编译器等来搜索最大化优化效果的实现。【2011年成果】 2011年，我们开发了一个实现组件机制的工具。所提出的组件机制采取将每个组件设计得较小的策略。所开发的工具允许系统设计人员通过在实施过程中组合来处理已分为多个小组件组的系统。耦合减少了软件实现的任务数量，并减少了操作系统的任务切换开销。在硬件实现的情况下，可以扩大通过行为综合进行优化的效果范围。我们进行了一项实验来测量组合组件的效果。在实验中，我们比较了组成 JPEG 解码器的多个组件组合在一起以及单独组合时的结果。实验的结果是，通过组合它们，我们能够在实现过程中精细地改变硬件区域。此外，我们开发了一种工具，可以使用组件机制简化设计探索。实现组件机制的工具是在去年开发的自动实现综合工具SystemBuilder-MP的基础上开发的，将用C语言编写的组件转换为可以在FPGA上实现的描述。由于此转换时间很长，大约一小时，因此需要时间来搜索涉及以数百万种方式更改系统配置的设计。因此，我们开发了一种工具来快速估计系统性能，而无需实现实现综合。我们使用设计示例对这些工具进行了详细评估，并在期刊中进行了总结。