Low-Power and High-Performance Processor based on Co-optimization of Architecture and Compiler

基于架构与编译器协同优化的低功耗高性能处理器

基本信息

批准号：
14380136
负责人：
NAKAMURA Hiroshi
金额：
$ 10.56万
依托单位：
The University of Tokyo
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research (B)
财政年份：
2002
资助国家：
日本
起止时间：
2002 至 2005
项目状态：
已结题

项目摘要

The purpose of this research is to achieve high performance and low power consumption by using compiler optimization on the usage of memory hierarchy. First, we proposed a new memory architecture which implements both software controlled memory and cache memory on a processor chip. By using the software controlled memory, compiler can optimize the data transfer between memory hierarchies and reduce power-wasting off-chip memory traffic. A new mechanism of register file is also proposed to reduce power consumption with little performance degradation. Second, we proposed a mechanism to shut down the voltage supply of the above new memory with fine granularity. Third, we developed a new compilation algorithm which co-operates with the above architecture for higher performance and lower power consumption. Energy consumption of a processor consists of dynamic energy and static energy. Because these two terms depend on the usage ration of software controlled memory independently, the least energy cannot be derived by minimizing either of them. Furthermore, static energy heavily depends on temperature. Thus, we propose a a new temperature aware compilation technique. The technique pre-computes the relationship between the memory usage ratio and operating temperature. Then, given source codes are optimized to select the best memory usage ratio dynamically by monitoring the operating temperature and by using the pre-computed relationship. We developed an environment to evaluate the effectiveness of our architecture and compilation algorithm. The evaluation results revealed that our co-optimization strategy can successfully reduce power consumption and achieve high performance.

本研究的目的是通过对内存层次结构的使用进行编译器优化来实现高性能和低功耗。首先，我们提出了一种新的内存架构，它在处理器芯片上实现了软件控制内存和高速缓冲存储器。通过使用软件控制的存储器，编译器可以优化存储器层次之间的数据传输并减少浪费功率的片外存储器流量。还提出了一种新的寄存器文件机制，以在性能降低很少的情况下降低功耗。其次，我们提出了一种细粒度地关闭上述新型存储器的电压供应的机制。第三，我们开发了一种新的编译算法，与上述架构配合以实现更高的性能和更低的功耗。处理器的能耗包括动态能耗和静态能耗。因为这两项独立地取决于软件控制存储器的使用率，所以不能通过最小化它们中的任何一项来获得最少的能量。此外，静态能量很大程度上取决于温度。因此，我们提出了一种新的温度感知编译技术。该技术预先计算内存使用率和工作温度之间的关系。然后，通过监控工作温度并使用预先计算的关系，对给定的源代码进行优化，以动态选择最佳的内存使用率。我们开发了一个环境来评估我们的架构和编译算法的有效性。评估结果表明，我们的协同优化策略可以成功降低功耗并实现高性能。

项目成果

期刊论文数量（31）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

藤田元信, 近藤正章, 中村宏: "アーキテクチャとコンパイラによるメモリ階層協調最適化の検討"情報処理学会研究報告. 2003-ARC-154(23). 133-138 (2003)

Motonobu Fujita、Masaaki Kondo、Hiroshi Nakamura：“使用体系结构和编译器的内存层次协同优化研究”日本信息处理学会研究报告 2003-ARC-154(23) 133-138 (2003)。

DOI：
发表时间：
期刊：
影响因子：
0
作者：
通讯作者：

Data Movement Optimization for Software-Controlled On-Chiip Memory

软件控制片上存储器的数据移动优化

DOI：
发表时间：
2004
期刊：
Proc. of The 8th Workshop on Interaction between Compilers and Computer Architectures
影响因子：
0
作者：
Motonobu Fujita;Masaaki Kondo;Hiroshi Nakamura
通讯作者：
Hiroshi Nakamura

Data movement optimization for software-controlled on-chip memory

DOI：
10.1109/intera.2004.1299516
发表时间：
2004-05
期刊：
Eighth Workshop on Interaction between Compilers and Computer Architectures, 2004. INTERACT-8 2004.
影响因子：
0
作者：
M. Fujita;Masaaki Kondo;Hiroshi Nakamura
通讯作者：
M. Fujita;Masaaki Kondo;Hiroshi Nakamura

ソフトウェア制御オンチップメモリにおけるスタティック消費電力削減手法

软件控制片上存储器静态功耗降低方法