投機アーキテクチャを利用する高性能プロセッサに関する研究

使用推测架构的高性能处理器研究

基本信息

批准号：
13780211
负责人：
吉瀬謙二
金额：
$ 1.54万
依托单位：
The University of Electro-Communications
依托单位国家：
日本
项目类别：
Grant-in-Aid for Young Scientists (B)
财政年份：
2001
资助国家：
日本
起止时间：
2001 至 2002
项目状态：
已结题

项目摘要

本研究では、クロック単位でプロセッサの状態を更新するソフトウェアシミュレータと、書き換え可能デバイス(Field-Programmable Gate Array : FPGA)を用いた評価システムの構築をおこなった。投機アーキテクチャの予備評価は、予測ミスによる影響を把握するために、従来から利用されてきたトレース駆動のシミュレータではなく、実行ベースのシミュレータが必要となる。クロック単位でプロセッサの状態を更新するソフトウェアシミュレータをC++言語により記述しPC上で動作確認をおこなった。また、シミュレータ上にデータ値予測とメモリ依存関係予測を実装し、これによるプロセッサ性能の向上を確認した。大規模なアプリケーションの評価においては、ソフトウェアシミュレータに加え、FPGAボードによる評価が必要となる。本研究では、FPGAを用いたプロセッサ研究のための開発環境を構築した。また、論理合成ツールやFPGAによる制約を把握するためにシンプルなアーキテクチャのCPUを試験的に実装した。産業技術総合研究所で開発されたFPGAボードREX上に、Verilog-HDLを用いて1500行程度で記述したシンプルなアーキテクチャの64ビットCPUを実装した。また、Alphaの命令コードをアセンブラで記述し、クロスアセンブルしたコードをFPGAボード上のメモリにダウンロードして、正しく動作していることを確認した。ソフトウェアの軟らかさとハードウェアの高速性の融合を目指して研究を実施したが、ソフトウェアの情報を十分に活用できるところまで到達できていない。今後は、ユーザビリティの向上を目指した開発環境の拡張に加えて、ソフトウェアとハードウェアとの積極的な融合手法を検討する必要がある。

在这项研究中，我们使用软件模拟器构建了一个评估系统，该软件模拟器以时钟和可重写的设备（现场可编程的门阵列：FPGA）更新处理器状态。对投机体系结构的初步评估需要基于执行的模拟器，而不是传统上使用的痕量驱动模拟器来掌握预测错误的影响。以时钟为基础更新处理器状态的软件模拟器以C ++语言编写，并在PC上检查了操作。此外，在模拟器上实现了数据值预测和内存依赖性预测，并确认了处理器性能的改进。除了软件模拟器外，大规模应用程序还需要使用FPGA板进行评估。在这项研究中，我们建立了使用FPGA的处理器研究的开发环境。此外，在试用的基础上实施了一个简单的体系结构CPU，以了解逻辑合成工具和FPGA引起的约束。由美国高级工业科学与技术研究院开发的FPGA董事会REX已在FPGA董事会REX上实施了一个简单的64位CPU的CPU。此外，Alpha指令代码还写在汇编程序中，并将交叉组装的代码下载到FPGA板上的内存中，以确认其正常工作。我们进行了研究，目的是将软件柔软度与硬件速度相结合，但无法达到我们可以充分利用软件信息的地步。将来，除了扩展开发环境以提高可用性外，还必须考虑一种组合软件和硬件的主动方法。