投機アーキテクチャを利用する高性能プロセッサに関する研究

使用推测架构的高性能处理器研究

基本信息

批准号：
13780211
负责人：
吉瀬謙二
金额：
$ 1.54万
依托单位：
The University of Electro-Communications
依托单位国家：
日本
项目类别：
Grant-in-Aid for Young Scientists (B)
财政年份：
2001
资助国家：
日本
起止时间：
2001 至 2002
项目状态：
已结题

项目摘要

本研究では、クロック単位でプロセッサの状態を更新するソフトウェアシミュレータと、書き換え可能デバイス(Field-Programmable Gate Array : FPGA)を用いた評価システムの構築をおこなった。投機アーキテクチャの予備評価は、予測ミスによる影響を把握するために、従来から利用されてきたトレース駆動のシミュレータではなく、実行ベースのシミュレータが必要となる。クロック単位でプロセッサの状態を更新するソフトウェアシミュレータをC++言語により記述しPC上で動作確認をおこなった。また、シミュレータ上にデータ値予測とメモリ依存関係予測を実装し、これによるプロセッサ性能の向上を確認した。大規模なアプリケーションの評価においては、ソフトウェアシミュレータに加え、FPGAボードによる評価が必要となる。本研究では、FPGAを用いたプロセッサ研究のための開発環境を構築した。また、論理合成ツールやFPGAによる制約を把握するためにシンプルなアーキテクチャのCPUを試験的に実装した。産業技術総合研究所で開発されたFPGAボードREX上に、Verilog-HDLを用いて1500行程度で記述したシンプルなアーキテクチャの64ビットCPUを実装した。また、Alphaの命令コードをアセンブラで記述し、クロスアセンブルしたコードをFPGAボード上のメモリにダウンロードして、正しく動作していることを確認した。ソフトウェアの軟らかさとハードウェアの高速性の融合を目指して研究を実施したが、ソフトウェアの情報を十分に活用できるところまで到達できていない。今後は、ユーザビリティの向上を目指した開発環境の拡張に加えて、ソフトウェアとハードウェアとの積極的な融合手法を検討する必要がある。

在这项研究中，我们使用软件模拟器和可重写设备（现场可编程门阵列：FPGA）构建了一个评估系统，该软件模拟器可以逐个时钟地更新处理器状态。推测架构的初步评估需要基于执行的模拟器，而不是传统的跟踪驱动模拟器，以了解错误预测的影响。逐个时钟更新处理器状态的软件模拟器是用 C++ 编写的，并且其操作在 PC 上得到了确认。我们还在模拟器上实现了数据值预测和内存依赖性预测，并证实这提高了处理器性能。在评估大规模应用时，除了软件模拟器之外，还需要使用 FPGA 板进行评估。在本研究中，我们构建了一个使用 FPGA 研究处理器的开发环境。我们还实验性地实现了具有简单架构的 CPU，以了解逻辑综合工具和 FPGA 所施加的限制。我们在日本产业技术综合研究所开发的FPGA板REX上使用Verilog-HDL实现了用约1500行编写的简单架构的64位CPU。我们还用汇编语言编写了Alpha指令代码，将交叉汇编代码下载到FPGA板上的内存中，并确认其工作正常。尽管已经进行了旨在将软件的灵活性和硬件的高速性结合起来的研究，但还不可能达到可以充分利用软件信息的程度。未来，除了扩展开发环境以提高可用性之外，还需要考虑积极的软硬件集成方法。