Breakthrough in fundamental technology for ultralow-power neuromorphic hardware

超低功耗神经形态硬件基础技术取得突破

• 批准号: 21H04887
• 负责人: 河野 崇
• 金额: $ 27.04万
• 依托单位: The University of Tokyo
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research (A)
• 财政年份: 2021
• 资助国家: 日本
• 起止时间: 2021-04-05 至 2024-03-31
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-21H04887/
• 关键词: ニューロモルフィックハードウェア; 神経模倣情報処理; 超低消費電力アナログ回路; 不揮発性メモリデバイス; シリコン神経ネットワーク; ニューロモルフィック回路; 超低電力アナログ回路

昨年度基礎設計を行った、CMOS回路とFeFETとで構成される超低電力シリコン神経ネットワーク回路について、回路構成の改良を継続すると共に、これまでに開発したアナログ・デジタル混在回路によるシリコン神経ネットワークチップを用いた情報処理モデルについて実験、検証を進めた。これは、当研究室で考案した、低ビット数のシナプス重みで高い学習精度を実現できるadaptive STDP ruleを用い、ランダムなスパイク列に隠れた特定の時空間パターンの検出を行うモデルである。本検出タスクの成功率の、時空間パターンをコードするシナプス入力数やシナプス回路群と細胞体回路との接続手法などへの依存性について定量的な評価を行った。この際、シナプス入力数が少ない場合に、回路実験の方が理想モデルシミュレーションに比べ20から40%程度高い成功率となることが明らかになった。アナログ回路のノイズがポジティブに働いたと考えられ、今後検証する。昨年度までに設計した超低消費電力CMOS細胞体回路(電源電圧~200mV、消費電力~100pW)について、FeFETを用いてバイアス電圧を保持する回路を試作FeFETデバイスと個別FETを用いた実験により検証し、実現可能であることを確かめた。細胞体回路のバイアス電圧を自動的に調整し、任意の特性を実現する手法に関して、強化学習などの機械学習を用いた手法と、ベイズ推定を用いる手法とについて検討を行った。FeFETデバイスに関して、シリコン神経ネットワークに集積可能なFeFETの実現に向けて、原子層で均一に成膜可能な原子層堆積装置を用いて酸化物半導体を成膜するプロセスを開発し、そのトランジスタ動作を実現した。また、チップボンディングによりシリコン回路チップと、FeFETチップを積層するためのリソグラフィープロセス・めっきプロセス・ボンディングプロセスをそれぞれ構築した。

超低功率硅神经网络电路的电路结构是由去年的基本设计设计的，该电路由CMOS电路和FEFET组成，还使用硅神经网络芯片进行了实验以及对信息处理模型进行了实验，并使用硅网络网络芯片进行了验证。这是一种使用自适应性STDP规则的模型，可以使用低位数量的突触权重实现高学习准确性，并检测隐藏在随机尖峰序列中的特定时空模式。我们定量评估了该检测任务的成功率，该任务对编码时空模式的突触输入数量以及突触电路组和细胞体细胞电路之间的连接方法。在这种情况下，据透露，当突触输入的数量很小时，电路实验的成功率比理想模型模拟高约20至40％。人们认为，模拟电路中的噪声积极起作用，我们将来会调查这一点。通过使用原型FEFET设备和单个FET固定偏置电压的实验，通过实验验证了直至去年设计的超低功率CMOS电池电路（电源电压〜200mV，功耗〜100PW），并证实了这是可能的。关于自动调整细胞体电路偏置电压并实现任意特征的方法，我们使用机器学习（例如使用贝叶斯估计）进行了机器学习检查的方法。关于FEFET设备，为了实现可以集成在硅神经网络中的FEFET，这是一种使用原子层沉积装置沉积氧化物半导体的过程，可以将其均匀沉积在原子层上，并实现了晶体管的操作。此外，通过芯片键合构建了用于堆叠硅电路芯片和FEFET芯片的光刻，电镀和粘结过程。

项目成果

Adaptive STDP Learning with Lateral Inhibition for Neuromorphic Systems

神经形态系统横向抑制的自适应 STDP 学习

• 发表时间: 2023
• 作者: Ashish Gautam;Takashi Kohno
• 通讯作者: Takashi Kohno