易编程的异构并行处理器结构

Heterogeneous parallel processor, which integrates a number of general-purpose core and accelerator cores on a chip, is becoming a mainstream of the computer architecture society. However, there has no common standard for the behavior, abstract, and interaction of accelerator cores. As a result, few programmers can be proficient in programming each accelerator, let alone writing efficient parallel program for heterogeneous parallel processor. In fact, the programming wall of heterogeneous parallel processor has greatly encumbered its development and deployment...The difficulty of programming heterogeneous parallel processor comes from hardware: the heterogeneity between cores. Hence, we propose to conduct integrative software-hardware investigations, so as to solve the difficult of programming heterogeneous parallel processor. Through building a theoretical model for heterogeneous parallel processor, we can find a contract between software designers and hardware designers of heterogeneous parallel processor. Under this contract, each accelerator can be simply treated as an apparatus for algorithm execution. Hardware designers can use this contract to constrain the uncore architecture and accelerator architecture of heterogeneous parallel processor, while software designers can use this contract to build algorithm-centric programming framework and runtime. Correspondingly, heterogeneous parallel processor will become east to program, while preserving highly energy-efficient. Through this project, we will produce a reference design, a prototype chip and a programming environment for heterogeneous parallel processor, which can provide reference for the society (especially designers of domestic processor).

在单芯片上集成多种核的异构并行处理器正在成为业界的主流发展趋势。然而，各种加速核没有统一的行为、抽象、交互标准。很少有程序员能掌握每种加速核的编程，更遑论让它们高效地并行执行。这使得本来就很突出的多/众核处理器的编程墙问题愈发严峻起来，成为了制约异构处理器发展和应用的关键。..异构处理器编程困难来源于硬件：核的异构化。因此，本项目提出对异构并行处理器的软硬件进行整体性的探索来解决其编程困难。通过构建异构处理器的并行理论模型，可以形成一套软硬件设计者之间的契约。在此软硬件契约下，异构处理器各核可被看成是算法运行工具。硬件设计者基于此契约约束处理器总体架构和各个算法加速核具体结构，而软件设计者则可基于此契约构建以算法组件为中心的编程范式和运行时环境，从而使得异构并行处理器易编程、高效能。最终我们将形成一套异构处理器的参考结构方案、样片和编程环境，为国内外同行（尤其是国产处理器设计者）提供借鉴。

异构并行处理器正在成为业界的主流发展趋势，然而各种加速核没有统一的行为、抽象、交互标准。很少有程序员能掌握每种加速核的编程，更遑论让它们高效地并行执行。这使得本来就很突出的多/众核处理器的编程墙问题愈发严峻起来，成为了制约异构处理器发展和应用的关键。本项目针对异构并行处理器存在的缺乏统一核级编程方法、缺乏统一核级硬件抽象和缺乏统一核间交互协议这三大编程挑战，实现易编程的异构并行处理器结构。. 我们以深度学习和机器学习为代表性应用，突破异构并行处理器编程困难的问题，提出了多核处理器全局时钟理论，并基于此理论创新性地提出了领域指令自动化抽取方法，提出了一套符合异构处理器总体结构。我们设计了国际首个神经网络通用指令集架构Cambricon，通过MPW方式完成了深度学习处理器Cambricon-1A原理性样片的流片，样片采用40nm工艺，芯片版图面积50.5平方毫米，能效达到2.5Tops/W，超过同期主流GPU十倍。针对异构并行处理器我们提出了异构并行编程模型，设计了以算法组件为中心的协作式编程范式及相应的编译工具链，实现了可进行任务调度和资源管理的异构并行运行时系统，最终形成了一套易编程的高效能异构并行的处理器参考结构和编程环境，可望为国产智能处理器的设计提供借鉴。. 项目相关工作形成了54篇论文和15项发明专利，其中包括10篇CCF A类会议论文和11篇IEEE/ACM Transactions论文。团队工作受到全球5大洲、30个国家/地区、200余家机构（包括哈佛、斯坦福、麻省理工、谷歌、英伟达等），以及2位图灵奖得主、15位中美院士、120余位ACM/IEEE会士的跟踪和引用。项目成果被Science杂志刊文评价为深度学习处理器研究的“开创性进展”、“先驱”和“引领者”，所开创的深度学习处理器研究方向，已经成为当前国际计算机体系结构领域最重要的研究热点之一。项目所突破的部分关键技术已经应用于国产智能处理器的研发，现已完成了量产与商用，为近亿台国产智能手机和国产云端服务器插上了智慧之翼。

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