面向嵌入式系统的STT-RAM/SRAM混合Cache的优化技术研究

STT-RAM, one of the mainstream non-volatile memories, demonstrates the advantages of low leakage power, high storage density, non-volatility and immunity to radiation-induce soft errors. Recent development of STT-RAM has shown that it is the optimal candidate for building next-generation caches. However, write operations on STT-RAM have considerable higher power consumption and longer latency than SRAM, which prevent its direct replacement of SRAM. Hybrid STT-RAM/SRAM architecture is an effective solution to overcome the write problems of STT-RAM. This proposal, targeting low power and real-time embedded systems, makes efforts to optimize the power and performance of STT-RAM/SRAM hybrid caches..To this end, the proposal consists of the following procedures. Step 1, a data flow model of loop procedures will be rebuilt to fit the asymmetry of dynamic energy and latency on STT-RAM reads and writes. Step 2, architecture characteristics, such as software controlled cache, cache locking and VLIW CPU, will be extracted from embedded systems to build the architecture framework. Furthermore, the opportunities and challenges will be studied to present the impacts from the asymmetry property of STT-RAM's reads and writes on WCET calculation and instruction parallelism . Step 3, a study will be conducted by establishing quantitative correlations of the data flow model and power & latency of the hybrid cache. On the basis of these quantitative analyses, a series of data allocation and instruction scheduling schemes will be proposed to optimize power and performance of the STT-RAM/SRAM hybrid cache, thus to meet the requirements of low power and real-time embedded systems. .This proposal is expected to offer novel ideas and practical solutions to effectively apply STT-RAM into modern embedded systems.

新型非易失性存储器STT-RAM具有静态功耗低、尺寸小、非易失性、抗电磁辐射等突出优势，是替代SRAM用作片上Cache的最优选择。但是STT-RAM的写操作存在动态功耗高和访问延迟大的问题，严重阻碍了其直接替代SRAM的进程。采用STT-RAM和SRAM混合的Cache结构是有效解决STT-RAM写操作问题的主要技术手段之一。本项目针对嵌入式系统在功耗和实时性方面的需求，研究该混合结构的功耗和性能优化技术。本项目：1）将结合STT-RAM读写非对称的特点改进现有的数据流模型；2）将提取嵌入式系统中软件控制Cache、Cache锁定和VLIW等结构特征；3）在上述典型的结构框架下，将对程序的数据流模型与系统的功耗和执行时间进行量化关联分析。依据量化分析结论，将提出一系列数据分配和指令调度策略，实现混合Cache的功耗和性能优化，为STT-RAM在嵌入式系统中的应用提供有效的解决方案。

新型非易失性存储器STT-RAM具有静态功耗低、尺寸小、非易失性、抗电磁辐射等突出优势，是未来替代传统的SRAM和DRAM用作系统的高速缓存和内存的最佳器件之一。但是STT-RAM的写操作存在动态功耗高和访问延迟大的问题，严重阻碍了其应用推广的进程。采用STT-RAM和SRAM混合高速缓存结构是有效解决STT-RAM写操作问题的主要技术手段之一。本项目针对嵌入式系统对高性能和低功耗的需求，从软硬件协同设计的角度提出针对该混合结构的优化技术。主要研究内容包括：在VLIW处理器中采用平衡的循环重定时技术来架构STT-RAM/SRAM混合缓存、采用循环调度和循环分块的方法实现高效的STT-RAM（或PCM）保留时间松弛机制、探索寄存器分配策略来架构基于MLC STT-RAM的寄存器结构、探索流水线优化技术来架构辐射环境中基于STT-RAM的寄存器结构。. 在上述研究非易失性存储器STT-RAM的基础上，本项目又延伸到对非易失处理器的研究。非易失处理器采用备份恢复机制来保证系统在供电不稳定状态下的数据完整性和一致性。系统掉电后，SRAM中的数据会在备份过程中拷贝到非易失存储器中保存；而系统上电后会在恢复过程中将非易失存储器中的内容拷贝回SRAM中。本项目研究了如何利用片内维持机制和片外双阈值机制来减少系统在频繁掉电的自供能环境下的备份恢复开销，从而提升非易失处理器的能效，同时探讨了相关安全问题。.在项目后期，本项目进一步开展了对非易失存储器存算一体结构的研究，探讨神经网络算法中卷积层乘加运算的低功耗结构设计及优化。具体研究内容包括：为降低外围电路功耗开销过大的问题，提出一种复用外围电路的混合结构设计；基于该混合结构，提出采用循环重定时和循环分块技术减少内存访问，从而进一步降低功耗。. 未来2-5年内非易失存储器有望进入大规模的商用市场，本项目的研究将对非易失存储器件尤其是STT-RAM的应用和推广提供高性能低功耗的优化技术，进一步帮助提升我国在集成电路、电子设计自动化领域的硬实力，推动国家经济持续发展。

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