下一代高速低功耗数据收发器系统架构研究

Rapid development of high-speed data service and expansion of broadband network requires more bandwidth for data transmission. As an enabling technology for modern data communication, high-speed serial link becomes more and more popular. However, surprisingly, the power efficiency of data transceiver significantly deteriorates when transfer rate increases to tens of Gb/s, which severely limit the adoption of high-speed interconnect in next-generation high-speed communication system. In existing transceiver, the contradiction of low power and low bit-error-rate(BER) hasn't been solved. Targeting on this scientific problem, this project proposes a novel high-speed low-power transceiver architecture. For 40Gb/s transceiver, the proposed architecture adopts low-speed global clocking followed by local time-interleaved data transmission. It eliminates high-speed clock delivery and distribution, minimizes the amount of power-hungary CML circuits and lowers their operating frequency. The power of the novel transceiver may be reduced by 62% and its power efficiency can be improved by 170%. Furthermore, injection-locked clocking is introduced in the local clock generator of receiver and transmitter. Without increasing power consumption, it realizes a jitter-truncation effect and performs as a first-order high-pass filter suppressing the phase noise of the voltage-controlled oscillator. As a result, the timing jitter of clocking circuits decreases 78% which is equivalent to nine-order reduction of the system BER.

高速数据业务的迅速发展和宽带接入网络的建设及扩容，对数据传输带宽的要求越来越高，高速互连作为现代数据通信的使能技术获得了广泛应用。然而，令人惊讶的是，随着数据传输速率增大至每秒几十吉位以上，功耗效率显著恶化，严重地限制了高速互连在下一代高速通信系统中的应用。针对现有收发器结构中低功耗和低误码率难以并存的关键科学问题，本项目提出了一种全新的高速低功耗收发器系统架构。在40Gb/s的数据传输速率下，该架构采用低速的全局时钟和本地时间交织收发数据的模式，避免高频时钟的远距离传输，最大限度地减少高功耗电流型电路及降低其工作频率，使收发器的系统总体功耗降低62%，功耗效率提高170%。同时，本地时钟发生电路引入时钟注入锁定，对压控振荡器的相位噪声起到一阶高通滤波作用，在不增加功耗的情况下，能有效改善输出时钟信号的相位噪声特性、降低时钟抖动78%，使系统误码率降低近9个数量级，大大提高系统性能。

高速数据业务的迅速发展和宽带接入网络的建设及扩容，对数据传输带宽的要求越来越高，高速互连作为现代数据通信的使能技术获得了广泛应用。然而，令人惊讶的是，随着数据传输速率增大至每秒几十吉位以上，功耗效率显著恶化，严重地限制了高速互连在下一代高速通信系统中的应用。针对现有收发器结构中低功耗和低误码率难以并存的关键科学问题，本项目提出了一种全新的高速低功耗收发器系统架构。在32Gb/s的数据传输速率下，该架构采用PAM4信号，由于PAM4信号的奈奎斯特频率仅为传统NRZ信号的一半，大大降低了均衡电路的复杂性，减少了高功耗电流型电路，降低收发器的时钟频率50%。传统高速驱动器电路采用耗能的电流型逻辑，驱动电流是固定的以保持输出信号的共模电压的稳定。本项目提出一种类LVDS驱动电路，解耦驱动电流和共模电压，在不影响共模电压稳定性的前提下，驱动电流正比于输出信号的幅度，从而降低驱动器的功耗33%。接收端PAM4信号的阈值电压由发送端幅度、信道损耗决定，手工编程难以设定正确的阈值电压，本项目根据接收信号的统计信息能自适应地恢复准确的阈值电压，以适应不同特性的信道。受限于耗能的电流型放大电路或节能但低速的单级灵敏放大电路，判决反馈均衡器无法兼具高速和低功耗的性能指标。本项目提出一种基于两级灵敏放大器的判决反馈均衡器，以接近单级灵敏放大器的功耗达到了电流型逻辑电路的。两级灵敏放大器的两个采样时钟要满足苛刻的相位关系，本项目提出一种自适应时钟技术，克服了工艺、电源电压、工作温度等因素对时钟相位的影响。采用65纳米CMOS工艺，设计并流片完成一款32Gb/s的PAM4收发器芯片，有效面积为0.19平方毫米。测试表明，收发器能补偿23dB的信道衰减并实现低于1e-12的误码率。发送器输出信号的眼宽为0.6UI，眼高为78mV，功耗为53mW；接收器功耗为80mW。收发器的能量效率为4.16pJ/bit，在最新发布的高速收发器中取得最低的功耗。相关研究工作和成果被有芯片奥林匹克之称的国际固态电路会议ISSCC2018接收，是有线收发器领域中国大陆发表的首篇ISSCC论文。

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