面向串扰的时延测试
项目介绍
AI项目解读
基本信息
- 批准号:60606008
- 项目类别:青年科学基金项目
- 资助金额:28.0万
- 负责人:
- 依托单位:
- 学科分类:F0402.集成电路设计
- 结题年份:2009
- 批准年份:2006
- 项目状态:已结题
- 起止时间:2007-01-01 至2009-12-31
- 项目参与者:宫曙光; 雷韶华; 刘彤; 张磊; 范小鑫; 沈培福; 王达; 张飞飞; 付祥;
- 关键词:
项目摘要
随着VLSI工艺特征尺寸向超深亚微米、纳米级的持续推进,芯片内部速度不断增加,与性能相关的缺陷日趋严重,各种噪声效应引起的信号完整性问题对电路的性能产生重大影响,特别是互连线之间串扰带来的时延改变不容忽视,对于芯片系统上长互连总线来说串扰现象尤为突出,必须进行考虑互连线串扰噪声的时延测试。本项目分别针对时序电路和片上总线的线间串扰问题进行时延测试方法研究。针对时序电路中的串扰现象,首先对串扰引起的时延缺陷进行分析,建立隐含串扰信息的时延故障模型,然后重点研究考虑串扰效应的逻辑门级时延测试自动生成方法。针对芯片系统上总线间的串扰问题,拟采用基于软件的自测试方法,研究互连总线的时延测试程序综合方法,使用片上处理器核来测试总线串扰故障引起的性能下降,从而避免使用高速测试仪的昂贵成本。
结项摘要
项目成果
期刊论文数量(9)
专著数量(0)
科研奖励数量(0)
会议论文数量(13)
专利数量(3)
Selected crosstalk avoidance code for reliable network-on-chip
选定的串扰避免代码可实现可靠的片上网络
- DOI:--
- 发表时间:--
- 期刊:计算机科学技术学报(英文版)
- 影响因子:--
- 作者:Zhang; Ying;Li; Xiaowei;Li; Huawei
- 通讯作者:Huawei
采用片内PLL实现实速扫描测试的方案
- DOI:--
- 发表时间:--
- 期刊:计算机辅助设计与图形学学报
- 影响因子:--
- 作者:李晓维;范小鑫;李华伟;胡瑜
- 通讯作者:胡瑜
On topology reconfiguration for defect-tolerant NoC-Based homogeneous manycore systems
基于NoC的容错同构众核系统的拓扑重构
- DOI:--
- 发表时间:--
- 期刊:IEEE Transactions on Very Large Scale Integration (VLSI) Systems
- 影响因子:2.8
- 作者:Han; Yinhe;Li; Xiaowei;Li; Huawei;Xu; Qiang;Zhang; Lei
- 通讯作者:Lei
Crosstalk-induced delay oriented static timing analysis and its application to VLSI test
串扰引起的面向延迟的静态时序分析及其在VLSI测试中的应用
- DOI:--
- 发表时间:--
- 期刊:Jisuanji Xuebao/Chinese Journal of Computers
- 影响因子:--
- 作者:李华伟;李晓维;张旻晋
- 通讯作者:张旻晋
Testable Critical Path Selection Considering Process Variation
考虑工艺变化的可测试关键路径选择
- DOI:--
- 发表时间:--
- 期刊:IEICE Transactions on Information and Systems
- 影响因子:0.7
- 作者:Xiang Fu;Huawei Li;Xiaowei Li
- 通讯作者:Xiaowei Li
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- 发表时间:--
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- 影响因子:--
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- 通讯作者:赵阳
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