基于TSV的3D芯片“绑定中测试”关键问题研究

Currently, 3D chip is stacked by many 2D dies in the way of TSV linking，which is a popular research subject around the world. However, the majority of researches are focused on the Pre-Bond Test and Post-Bond Test, rarely on the Mid-Bond Test, which affect the process of 3D chip's design and manufacturing. The Mid-bond Test is a key to distinguish the 3D chip-test and 2D chip-test. So, we need a further study of the Mid-Bond Test. This program starts from the key problems, the differences between the test of 3D IC and the test of 2D IC, and develops the research with many related key issues about the cost and the yield, including: (1) The project needs to adapt to the TSV self-tested module with multilayer stack process. It is good for improving the reliability and realizing standard unitized production; (2)Test scheduling for One-pass Mind-Bond Test based on fault coverage adjusting. It would reduce the test time of One-pass Mind-Bond Test and avoid Hot Spot; (3)The selective stacking strategy of monolayer die to adapt to the test scheduling. It could reduce the total test time of Mind-Bond Test and also the test cost. Above all, with clear guidance and goal, the research put a firm theoretical and technological foundation for the improvement of 3D chip's Mid-Bond Test and its application in the real world. It has important research value and owns practical value to enrich the technology of design and manufacturing and to perfect industry chains.

3D芯片一般采用多个2D裸片通过TSV互连的方式堆叠而成，已经成为国内外的研究热点。在堆叠绑定过程中，大量研究集中于"绑定前测试"和"绑定后测试"，较少涉及"绑定中测试"，这大大影响了3D芯片产业链的完整性。"绑定中测试"是3D芯片测试区别于2D芯片测试的关键之一，迫切需要进行针对性研究。 本项目抓住3D芯片测试区别于2D芯片的核心问题，围绕成本问题展开，研究内容包括：（1）适应多层堆叠过程的TSV模块化自测试结构，减少复杂的控制结构，提高可靠性，便于标准单元化生产；（2）测试故障覆盖率控制下的单次"绑定中测试"的测试调度技术, 缩短单次"绑定后测试"的测试时间，避免"热斑"；（3）适应测试调度的3D芯片选择性堆叠策略,使"绑定中测试"的测试总时长最小，减少测试成本。 本项目拟为3D芯片"绑定中测试"技术的完善和尽早走入实际应用奠定坚实的理论和技术基础，，具有重要的研究价值与实际意义。

3D芯片一般采用多个2D裸片通过TSV互连的方式堆叠而成，已经成为国内外的研究热点。在堆叠绑定过程中，大量研究集中于“绑定前测试”和“绑定后测试”，较少涉及“绑定中测试”，这大大影响了3D芯片产业链的完整性。“绑定中测试”是3D芯片测试区别于2D芯片测试的关键之一，迫切需要进行针对性研究。.本项目抓住3D芯片测试区别于2D芯片的核心问题，围绕成本问题展开，研究内容包括：（1）适应多层堆叠过程的TSV模块化自测试结构，减少复杂的控制结构，提高可靠性，便于标准单元化生产；（2）测试故障覆盖率控制下的单次“绑定中测试”的测试调度技术, 缩短单次“绑定后测试”的测试时间，避免“热斑”；（3）适应测试调度的3D芯片选择性堆叠策略,使“绑定中测试”的测试总时长最小，减少测试成本。.本项目提出的基于贪心策略的“绑定中测试”并行测试区间优化算法，在ITC′02 SoC标准测试集上的实验结果表明，本文方法比只单纯考虑均衡扫描链长度的方法，最高降低了29.76%的测试时间。本项目提出控制3D芯片测试热量的方法，在电路 ncpu 第二层中优化前后最高温度降低了11.98°。热量分布更加均衡，层内最高温度与最低温度之间的差距进一步缩小最大可以缩减 11.82，有效地控制了芯片的温度。从“绑定中测试”的过程出发，协同考虑测试功耗与“理论制造成本”对于“绑定中测试”的影响，提出“多绑一测”的测试流程。在此基础上提出相应的广度优先遍历算法，结合ＩＴＣ’０２电路的相关参数，体现本文思想在实际生产制造中的现实意义。本项目根据绑定中测试的特点，提出了一种协同考虑绑定成功率与丢弃成本的3D SICs 理论总成本模型。基于该模型，提出了一种3D SICs 最优绑定次序的搜索算法． 最后，进一步提出了减少绑定中测试次数的方法，实现了“多次绑定、一次测试”，改进了传统绑定中测试“一绑一测”的方式。实验结果表明，本文提出的成本模型更贴近于实际生产现状，最优绑定次序、最优绑定中测试次数可以更加有效指导3D 芯片的制造。.本项目为3D芯片“绑定中测试”技术的完善和尽早走入实际应用奠定坚实的理论和技术基础，具有重要的研究价值与实际意义。

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