Low Power Techniques of Network-on-Chips for Many-core Computer Platforms

多核计算机平台片上网络的低功耗技术

• 批准号: 22700061
• 负责人: KOIBUCHI Michihiro
• 金额: $ 2.08万
• 依托单位: National Institute of Informatics
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Young Scientists (B)
• 财政年份: 2010
• 资助国家: 日本
• 起止时间: 2010-04-01 至 2014-03-31
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-22700061/
• 关键词: ネットワークオンチップ; 低消費電力技術; システムオンチップ; 相互結合網; メニーコア; トポロジー; 計算機システム

In this study our objective is to present innovative dynamic low-power and low-latency techniques of network-on-chips for many-core processor platforms that form IT equipments, such as mobile terminals and high-performance computers. Our main solutions are (1) low-power variable pipeline-and-frequency on-chip routers (1 cycle to 4 cycles) optimized to traffic load, (2) its dynamic reconfiguration techniques and (3) random topology design of routers whose link length is limited within 6 core logical length. Their efficiency is confirmed via full-system simulation and power estimation.

在这项研究中，我们的目标是为构成 IT 设备（例如移动终端和高性能计算机）的多核处理器平台提供创新的动态低功耗和低延迟片上网络技术。我们的主要解决方案是（1）针对流量负载进行优化的低功耗可变管道和频率片上路由器（1个周期到4个周期），（2）其动态重新配置技术以及（3）其链路的路由器的随机拓扑设计长度限制在6核逻辑长度以内。它们的效率通过全系统仿真和功耗估算得到证实。

项目成果

A variable-pipeline on-chip router optimized to traffic pattern

• DOI: 10.1145/1921249.1921263
• 发表时间: 2010-12
• 期刊: IEEE Computer Architecture Letters
• 影响因子: 2.3
• 作者: Yuto Hirata;Hiroki Matsutani;M. Koibuchi;H. Amano

シングルチップコンピューティング環境における超省電力・低遅延・スケーラブルなチップ内ネットワーク

单芯片计算环境中的超节能、低延迟和可扩展片上网络

複数ホストリンクを用いたNoC 向け低遅延トポロ ジ

使用多个主机链路的 NoC 低延迟拓扑

• 发表时间: 2013
• 期刊: 電子情報通信学会技術研究報告CPSY
• 作者: 佐藤秀一;大竹哲史;河野 隆太
• 通讯作者: 河野 隆太

ホストから複数リンクを用いた低遅延ネットワークトポロジ

具有来自主机的多个链路的低延迟网络拓扑

• 发表时间: 2013
• 期刊: 電子情報通信学会技術研究報告CPSY2012-77
• 作者: 河野隆太;藤原一毅. 松谷宏紀;天野英晴;鯉渕道紘
• 通讯作者: 鯉渕道紘

メニーコア、マルチコアなどのシングルチップ高性能コンピューティング環境における超省電力・低遅延・スケーラブルなチップ内ネットワーク(NoC) (鯉渕研究室)

众核、多核等单芯片高性能计算环境中的超节能、低延迟、可扩展的片上网络（NoC）（小渊实验室）