Low Power Techniques of Network-on-Chips for Many-core Computer Platforms

多核计算机平台片上网络的低功耗技术

基本信息

  • 批准号:
    22700061
  • 负责人:
  • 金额:
    $ 2.08万
  • 依托单位:
  • 依托单位国家:
    日本
  • 项目类别:
    Grant-in-Aid for Young Scientists (B)
  • 财政年份:
    2010
  • 资助国家:
    日本
  • 起止时间:
    2010-04-01 至 2014-03-31
  • 项目状态:
    已结题

项目摘要

In this study our objective is to present innovative dynamic low-power and low-latency techniques of network-on-chips for many-core processor platforms that form IT equipments, such as mobile terminals and high-performance computers. Our main solutions are (1) low-power variable pipeline-and-frequency on-chip routers (1 cycle to 4 cycles) optimized to traffic load, (2) its dynamic reconfiguration techniques and (3) random topology design of routers whose link length is limited within 6 core logical length. Their efficiency is confirmed via full-system simulation and power estimation.
在这项研究中,我们的目标是针对形成IT设备的多核处理器平台的网络芯片的创新动态低功率和低延迟技术,例如移动终端和高性能计算机。我们的主要解决方案是(1)低功率可变管道和频率在片段路由器(1个周期至4个周期)中优化为交通负荷的,(2)其动态重新配置技术以及(3)路由器的随机拓扑设计的链路长度在6个核心逻辑长度内受到限制。通过全系统模拟和功率估计来确认它们的效率。

项目成果

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专利数量(0)
A variable-pipeline on-chip router optimized to traffic pattern
  • DOI:
    10.1145/1921249.1921263
  • 发表时间:
    2010-12
  • 期刊:
  • 影响因子:
    2.3
  • 作者:
    Yuto Hirata;Hiroki Matsutani;M. Koibuchi;H. Amano
  • 通讯作者:
    Yuto Hirata;Hiroki Matsutani;M. Koibuchi;H. Amano
シングルチップコンピューティング環境における超省電力・低遅延・スケーラブルなチップ内ネットワーク
单芯片计算环境中的超节能、低延迟和可扩展片上网络
  • DOI:
  • 发表时间:
  • 期刊:
  • 影响因子:
    0
  • 作者:
  • 通讯作者:
複数ホストリンクを用いたNoC 向け低遅延トポロ ジ
使用多个主机链路的 NoC 低延迟拓扑
ホストから複数リンクを用いた低遅延ネットワークトポロジ
具有来自主机的多个链路的低延迟网络拓扑
メニーコア、マルチコアなどのシングルチップ高性能コンピューティング環境における超省電力・低遅延・スケーラブルなチップ内ネットワーク(NoC) (鯉渕研究室)
众核、多核等单芯片高性能计算环境中的超节能、低延迟、可扩展的片上网络(NoC)(小渊实验室)
  • DOI:
  • 发表时间:
  • 期刊:
  • 影响因子:
    0
  • 作者:
  • 通讯作者:
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