超低消費電力かつディペンダブルなオンチップネットワークの研究

超低功耗和可靠片上网络研究

• 批准号: 09J05189
• 负责人: 松谷 宏紀
• 金额: $ 4.61万
• 依托单位: The University of Tokyo
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2009
• 资助国家: 日本
• 起止时间: 2009 至 2011
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-09J05189/
• 关键词: 計算機アーキテクチャ; 結合網; 低消費電力; ディペンダブル; オンチップネットワーク; Network-on-Chip

本研究の目的は、オンチップネットワーク(NoC)の低消費電力化、および、ディペンダビリティの向上である。以降、順に成果を報告する。1.「細粒度パワーゲーティング」オンチップルータを非常に細粒度なパワードメインに分割し、本当に使われている箇所に、本当に必要なタイミングでのみ電力を供給する。これによって、リーク電流を大幅に抑えることができる。昨年度までの成果によって、リーク電力を大幅に削減できたが、アプリケーションの性能が4.0%低下した。一般的に4.0%の性能低下は許容できないため、パワードメインの分割方法を見直しを行った。本年度では、さらに性能低下を隠ぺいできる新たなウェイクアップ手法を導入、性能低下を0.7%まで抑えることに成功した。本成果はIEEE Transactions on Computer-Aided Design of Integrated Circuitsに採録された。2.「多電源・可変パイプライン化」Dynamic Voltage and Frequency Scaling (DVFS)は、低負荷時に、動作周波数と供給電圧を下げることでダイナミック電力を削減する手法である。しかし、これをNoCに適用すると、各ルータが異なる動作周波数で動作することになり、ルータ間の同期通信が極めて困難になる。そこで、我々は「電圧とオンチップルータのパイプライン段数」を制御することにした。パイプラインを深くすると通信遅延が増えるが回路の速度は上がるため、動作周波数を変えずともDVFSに近い効果が得られる。本年度は多電源・可変パイプラインルータのプロトタイプを設計し、現在はその詳細な評価を行っている。なお、オンチップルータの可変パイプライン化に関連して、低遅延ルータの研究も並行して行い、成果がIEEE Transactions on Computersに採録された。3.「オンチップネットワークのディペンダビリティ向上」多電源・可変パイプラインルータによって、低負荷時の供給電圧を下げることができ、消費電力の大幅な削減が期待できる。しかし、近年、プロセスの微細化やそれに伴う低電圧化によりビット化けなどのソフトエラーが問題となっており、将来的に低電圧化技術の大きな妨げになると懸念されている。そこで、本研究では、ビットエラーの検出・再送、訂正符号をNoCに応用する。昨年度に引き続き、NoCにおけるエラー検出・訂正符号のモデル化を行い、本年度はそのようなオンチップルータ回路を設計し、回路レベルの評価を行った。

这项研究的目的是减少片网络（NOC）的功耗并提高可靠性。结果将从现在开始按顺序报告。 1。“细晶粒动力门控”将片上路由器分为极为细的谷物功率域，从而为仅在需要时真正使用的区域提供动力。这可以大大减少泄漏电流。直到去年的结果大大降低了泄漏功率，但应用程序的性能已降低了4.0％。通常，性能降解为4.0％是不可接受的，因此我们审查了分解功率域的方法。今年，我们引入了一种新的唤醒方法，该方法可以进一步隐藏性能下降，并设法将绩效降解降低到0.7％。这些结果是在IEEE交易中收集的，该交易是集成电路的计算机辅助设计。 2。“多功能变量管道”动态电压和频率缩放（DVFS）是一种通过在低负载下降低工作频率和电源电压来降低动态功率的方法。但是，如果将其应用于NOC，则每个路由器以不同的工作频率运行，从而使路由器之间的同步通信极为困难。因此，我们决定控制“芯片路由器的管道阶段的电压和数量”。深层管道增加了通信延迟，但是电路的速度会增加，因此，即使您不更改工作频率，也可以达到类似于DVF的效果。今年，我们为多功能和可变管道路由器设计了一个原型，目前正在进行详细的评估。此外，还与片上路由器的可变管道进行了平行进行低延迟路由器的研究，并在计算机上的IEEE交易中收集了结果。 3。“芯片网络的可靠性提高”多功能和可变管道路由器可以降低低负载下的电源电压，并且可以显着降低功耗。但是，近年来，由于流程的小型化和相关的低压，诸如位之类的软错误已经成为一个问题，并且人们担心将来将是对低压技术的重大障碍。因此，在这项研究中，将位错误检测，重新传递和校正代码应用于NOC。在去年之后，我们对NOC中的错误检测和校正代码进行了建模，今年我们设计了这样的芯片路由器电路并评估了电路级别。

项目成果

A Wireless 3-D Network-on-Chip Architecture using Inductive-Coupling for Chip-Multiprocessors

使用电感耦合的片上多处理器无线 3D 片上网络架构

• 发表时间: 2011
• 作者: 河野俊行(編);ほか;Hiroki Matsutani
• 通讯作者: Hiroki Matsutani

洋書「3D Integration for NoC-based SoC Architectures」の第10章「3-D NoC on Inductive Wireless Interconnect] pp.225-248

外文书《3D Integration for NoC-based SoC Architectures》第10章《3-D NoC on Inducing Wireless Interconnect》pp.225-248

• 发表时间: 2010
• 作者: 高橋裕里香;新谷政己;高瀬識之;原啓文;山根久和;野尻秀昭;今江理恵子;Hiroki Matsutani
• 通讯作者: Hiroki Matsutani

Ultra Fine-Grained Run-Time Power Gating of On-chip Routers for CMPs

• DOI: 10.1109/nocs.2010.16
• 发表时间: 2010-05
• 期刊: 2010 Fourth ACM/IEEE International Symposium on Networks-on-Chip
• 作者: Hiroki Matsutani;M. Koibuchi;Daisuke Ikebuchi;K. Usami;Hiroshi Nakamura;H. Amano

低遅延オンチップネットワークのための予測ルータの評価

低延迟片上网络预测路由器的评估

• 发表时间: 2009
• 作者: 松谷宏紀;他
• 通讯作者: 他

CMPにおけるオンチップルータの細粒度パワーゲーティングの評価

CMP 中片上路由器的细粒度功率门控评估

• 发表时间: 2010
• 期刊: 情報処理学会論文誌コンピューティングシステム
• 作者: Yurika Takahashi;Masaki Shintani;LiLi;Hisakazu Yamane;Hideaki Nojiri;高橋裕里香;野尻秀昭;李昇〓;能登優;高瀬識之;高橋裕里香;三谷高史・安藤聡彦;能登優;李昇〓;八並廉;李昇〓;小関悠一郎;八並廉;小関悠一郎;能登優;Ren Yatsunami;小関悠一郎;李昇〓;Ren Yatsunami;Yutaka Kyono;李昇〓;Ren Yatsunami;小関悠一郎;今見考志;小関悠一郎;Hiroki Matsutani;Ren Yatsunami;高瀬識之;今見考志;Hiroki Matsutani;Ren Yatsunami;小関悠一郎;今見考志;高橋裕里香;小関悠一郎;松谷宏紀
• 通讯作者: 松谷宏紀