低消費電力性とテスト容易性をともに考慮したVLSI高位設計

兼顾低功耗和可测试性的VLSI高层设计

基本信息

批准号：
14658092
负责人：
井上美智子
金额：
$ 1.79万
依托单位：
Nara Institute of Science and Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for Exploratory Research
财政年份：
2002
资助国家：
日本
起止时间：
2002 至 2004
项目状态：
已结题

项目摘要

平成16年度は、テスト実行時の電力消費が大きいと考えられる組込み自己テスト法に関して、消費電力、ハードウェアオーバヘッドおよびテスト実行時間のトレードオフを考慮したテスト容易化設計法を提案し、VLSI設計に関する国際会議である「IEEE Asian Test Symposium」にて研究成果発表を行った。これにより、設計者が設定したパラメータに応じた消費電力、ハードウェアオーバヘッドおよびテスト実行時間を持つ回路が設計可能となる。また本年度は、近年の半導体集積度の向上により注目を集めているシステムオンチップ(SoC)に対し、テスト実行時の消費電力の解析を行った。解析の結果、SoCの内部に組込まれるコアは、テスト実行時の電力消費が大きいと考えられる組込み自己テスト法を初めとする様々なテスト手法および様々な動作周波数でテストされており、短いテスト実行時間を実現するためにはテスト実行時の消費電力が増加することがわかった。そこで、様々なテスト手法および様々な動作周波数でコアがテストされるマルチクロックドメインSoCに対して、最大消費電力および平均消費電力制約下でテスト実行時間を最小化するテスト容易化設計法およびテストスケジューリング法を提案し、VLSI設計に関する研究会である「電子情報通信学会ディペンダブルコンピューティング研究会」にて研究成果発表を行った。これにより、与えられた消費電力制約下での柔軟なテストスケジューリングが可能となる。

在2004财年，我们提出了一种可测试性设计方法，该方法考虑了嵌入式自测试方法的功耗、硬件开销和测试执行时间之间的权衡，这些方法被认为在测试执行期间会消耗大量功率。研究成果在国际会议“IEEE亚洲测试研讨会”上发表。这使得可以根据设计者设置的参数来设计具有功耗、硬件开销和测试执行时间的电路。此外，今年我们还分析了片上系统（SoC）测试执行期间的功耗，由于最近半导体集成度的提高而引起了人们的关注。分析的结果是，使用各种测试方法和各种工作频率对 SoC 内嵌入的内核进行了测试，包括内置自测试方法，该方法被认为在测试执行期间会消耗大量功耗，而测试发现为了达到这个时间，测试执行期间的功耗会增加。因此，对于使用各种测试方法和各种工作频率测试内核的多时钟域SoC，我们提出了一种方法并提出了在最大功耗和平均功耗约束下最小化测试执行时间的可测试性设计方法和测试调度。我们的研究成果来自电子、信息和通信工程师研究所可靠计算研究小组，这是一个关于 VLSI 设计的研究小组。这使得在给定的功耗限制下能够灵活地安排测试。