Study on the effect of residual damage on reliabilities in short-circuited SiC MOSFETs

残余损伤对短路SiC MOSFET可靠性影响的研究

基本信息

批准号：
21H01303
负责人：
岩室憲幸
金额：
$ 10.4万
依托单位：
University of Tsukuba
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research (B)
财政年份：
2021
资助国家：
日本
起止时间：
2021-04-01 至 2025-03-31
项目状态：
未结题

来源：
https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-21H01303/
关键词：
SiC MOSFET 高信頼性特性負荷短絡機械応力残留ダメージ負荷短絡試験 SiCMOS結晶面 NIT密度ゲートもれ電流負荷短絡破壊電気－熱－応力連成解析 TCADシミュレーションアルミ電極と銅電極引っ張り応力、せん断応力 SiC/SiO2界面

项目摘要

SiC MOSFETのゲート構造の違いによる負荷短絡試験前後での特性変動について、実測ならびにTCADシミュレーションを用い評価解析を行った。今年度は当初予定通り、SiC/SiO2界面特性への影響を中心に解析を実施した。・結果　１．Id-Vgs特性変動にゲート構造依存性があることを見出した。具体的には、トレンチゲートMOSFETの場合、負荷短絡試験前後では、評価したすべての特性（素子耐圧、もれ電流、オン抵抗、Id-Vgs特性）において特性変動は見られなかったが、プレーナMOSFETにおいては、素子耐圧、もれ電流、オン抵抗は変動が無いものの、Id-Vgs特性が +0.1V程度特性変動したことを確認した。２．また、負荷短絡試験時のゲートもれ電流を評価したところ、Id-Vgs特性変動を示さなかったトレンチMOSFETの方が、プレーナMOSFETよりも大きくなるという結果も確認した。・考察　１．ゲートもれ電流の違いは、SiCMOSが形成されているSiC結晶面方位と、SiC/SiO2界面のコンダクションバンドオフセット（ΔEc）との関係から説明できる。つまりトレンチMOSFETの結晶面（m面）のΔEcがプレーナMOSFETの結晶面（Si面）のΔEcよりも小さいことがその原因であると推察している。２．先行研究によると、1）Si-MOSFETにおけるId-Vgs特性変動が、Si/SiO2界面近傍のNIT（Near Interface Traps)密度によって引き起こされること、2) SiCプレーナMOSFETの方がトレンチMOSFETよりもNIT密度が多い、との報告がされている。このことからId-Vgs特性変動にはNIT密度が大きいことが原因であると考えられる。またゲートもれ電流が大きいことはこのId-Vgs特性変動には直接の影響を及ぼさないことも併せて分かった。

我们通过实际测量和TCAD模拟来评估和分析由于SiC MOSFET的栅极结构差异而导致的负载短路测试前后的特性变化。今年，按照原计划，我们重点分析了对 SiC/SiO2 界面性能的影响。・结果1。我们发现Id-Vgs特性波动取决于栅极结构。具体而言，在沟槽栅极MOSFET的情况下，负载短路试验前后的所有评价特性（器件击穿电压、漏电流、导通电阻、Id-Vgs特性）均未观察到特性变化，但在在平面MOSFET的情况下，虽然器件击穿电压、漏电流和导通电阻没有变化，但已确认Id-Vgs特性变化了约+0.1V。 2.此外，在评估负载短路测试期间的栅极漏电流时，我们确认，没有表现出任何Id-Vgs特性波动的沟槽MOSFET具有比平面MOSFET更高的栅极漏电流。・考虑因素1。栅极漏电流的差异可以通过形成SiCMOS的SiC晶面取向与SiC/SiO2界面处的导带偏移(ΔEc)之间的关系来解释。换句话说，我们推测其原因是沟槽MOSFET的晶面(m面)的ΔEc小于平面MOSFET的晶面(Si面)的ΔEc。 2.根据先前的研究，1）Si-MOSFET 中的 Id-Vgs 特性波动是由 Si/SiO2 界面附近的 NIT（近界面陷阱）密度引起的，2）SiC 平面 MOSFET 具有比沟槽 MOSFET 更高的 NIT 密度。据报道，有很多这表明较大的NIT密度是Id-Vgs特性波动的原因。还发现大栅极漏电流对该Id-Vgs特性变化没有直接影响。