数据流众核体系结构中的数据通路优化研究

结题报告

项目介绍

AI项目解读

基本信息

批准号：
61872335
项目类别：
面上项目
资助金额：
62.0万
负责人：
叶笑春
依托单位：
中国科学院计算技术研究所
学科分类：
F0204.计算机系统结构与硬件技术
结题年份：
2022
批准年份：
2018
项目状态：
已结题
起止时间：
2019-01-01 至2022-12-31

项目参与者：
范东睿；李文明；曹华伟；谭旭；薛瑞；欧焱；祁玉琼；王国波；谭龙；
关键词：
数据通路控制流数据流众核体系结构

项目摘要

Driven by the requirement of processor energy efficiency improvement, dataflow many-core architecture attaches more and more attention in recent years. Compared with traditional control-flow, dataflow architecture has a lot of advantages such as high parallel efficiency, low overhead of memory access, and simple hardware logic. However, it is important to ensure efficient data movement in order to get the advantages. In this project, we focus our research efforts on three key aspects of data path: 1) high efficient data processing. Research on the parallel mechanism of both dataflow graph iteration and loop iteration, exploiting the parallelism from TLP, ILP to DLP. 2) high throughput data transfer. Research on the data compression mechanism of full route of NoC, including address static compression inside the node and data dynamic compression between the nodes. 3) low latency data supply. Research on the continuous buffer mechanism, which can achieve uninterrupted data supply while hiding the latency. In this project, we focus research on data processing, data transfer, and data supply, providing an effective solution for the datapath optimization of dataflow many-core architecture.

在处理器能效持续提升的需求推动下，数据流众核体系结构近年来得到越来越多的重视。相比于传统的控制流，数据流结构具有并行效率高、访存开销低、硬件逻辑简单的优点，然而，要想充分发挥数据流众核的优势，必须确保数据在处理器中的高效流动。本项目围绕数据通路的三个核心环节开展研究：1）高效率的数据处理：研究支持数据流图迭代和循环迭代流水的并行机制，挖掘程序中从线程级、指令级到数据级的多层次并行性；2）高吞吐的数据传输：研究片上网络的全路径数据信息压缩机制，实现了节点内对地址的静态压缩和节点间对数据的动态压缩；3）低延迟的数据供给：研究针对数据流计算阵列的持续缓冲供数机制，在隐藏供数延迟的同时，实现数据的不间断供给。本课题通过从数据处理、数据传输、数据供给三个方面的研究，为数据流众核体系结构的数据通路优化提供系统而有效的解决方案。

结项摘要

在处理器能效持续提升的需求推动下，数据流众核体系结构近年来得到越来越多的重视。相比于传统的控制流，数据流结构具有并行效率高、访存开销低、硬件逻辑简单的优点，然而要想充分发挥数据流众核体系结构的优势，必须确保数据在处理器中的高效流动。本项目围绕数据通路的三个核心环节开展了研究。.1）高效率的数据处理：高效率的数据处理方法解决了迭代间数据依赖和复用的问题。实验表明，硬迭代与软迭代循环方式的结合，产生的硬件开销少，只增加0.37%的片上面积，较单独使用硬迭代的实现方式，平均减少55%的片上存储访问数、33%的网络包数、16%的片上延迟，从而平均提升8.8%的浮点部件利用率。.2）高吞吐的数据传输：与数据流架构中最新采用的路由结构相比，所提出的扩展包合并调度MRSB结构将网络传输延迟降低了32.98%，有效缓存利用率提高了221.48%，综合面积和功率分别降低了31.39%和29.14%。对于所有测试程序，基准处理器使用新设计路由结构的性能比使用之前最新路由结构提升了25.93%。.3）低延迟的数据供给：通过采用低延迟数据供给方法，新的体系结构和调度方法在10个典型应用中运行性能平均提升了57.11%，综合面积和功率则分别只增加了2.55%和2.36%。.本课题通过从数据处理、数据传输、数据供给三个方面的研究，为数据流众核体系结构的数据通路优化提供系统而有效的解决方案。同时，本项目所研究的基于数据流理论的线程并行和数据并行合一的处理器体系架构，相对于当前的通用高性能处理器以及数字信号处理器具有明显的性能和能效优势，可广泛应用于科学计算领域、图像处理、数字信号处理、人工智能等典型应用场景中，具有广阔的市场应用前景。