非均匀众核处理器通讯系统吞吐量优化设计与评估方法研究

Shrinking process technologies exacerbates process variations-the deviation of process parameters from their target specifications. In the context of multi-core CMPs, which are implemented to feature homogeneous cores, within-die process variations result in substantially different core frequencies，at the same time, the inevitable failure on the chip, MPSoC integrated the irregularly IP core, as well as multi-task concurrent mapping , As a result, building an homogeneous manycore processors become more and more difficult. Recently, scientist generally aware of the problem, however, without a comprehensive and systematic study of the non-homogeneous manycore processor communication system, to the best of our knowledge, this project is the first time exploring four common reasons constitutes a non-homogeneous manycore processor, through a comprehensive analysis of the communication requirements of the application, as well as the underlying communication system. We proposed a solution aim to maximize system throughput, combining routing algorithm, communication resource allocation strategies, and router micro-architecture design. we use software simulator and FPGA to complete the evaluation. And the open-sourced Simulator and FPGA simulation platform are available for exploring manycore system. This work provides a valuable reference to the exploration of communication system of non-homogeneous manycore processor.

在芯片制造过程中由于工艺参数波动，导致芯片内部器件和互连线的实际性能与设计指标之间的漂移，即使初衷为构建同构众核处理器，实际生产制造将导致众核处理器呈现异质分布，同时，芯片上不可避免的故障、MPSoC集成不规则IP以及多任务并发映射导致构造均匀一致的众核处理器变得越发困难。当前，国内外学者虽然普遍意识到该问题，但是还缺乏对非均匀众核处理器通信系统全面系统的研究，本课题是国际上首次探索构成非均匀众核处理器的四种原因的共性特征，通过分析应用程序的通信需求和非均匀众核处理器通信系统资源，以提高系统吞吐量为研究目标，设计提出了综合路由算法、通信资源分配策略以及路由器微体系结构设计的解决方案，通过软件仿真和FPGA验证，完成对众核处理器通信系统性能的评估。并设计了开源的众核仿真器和FPGA仿真平台提供给学术界，用于众核处理器的研究。本研究对探索非均匀众核处理器通信系统具有重要的参考价值。

本课题探索构成非均匀众核处理器的四种原因的共性特征，通过分析应用程序的通讯需求和非均匀众核处理器通讯系统资源，以提高系统吞吐量为研究目标，设计提出了综合路由算法、通讯资源分配策略以及路由器微体系结构设计的解决方案，通过软件仿真和FPGA验证，完成对众核处理器通讯系统性能的评估。开源众核仿真器用于众核处理器的研究。本研究对探索非均匀众核处理器通讯系统的关键技术具有重要的参考价值。重要成果如下：.通过为期三年的科学研究和探索，项目共发表SCI论文3篇，EI会议论文11篇，其中2篇第一作者论文发表在IEEE Transactions on Computers，1篇第一作者论文发表在IEEE Transactions on Circuit and Systems-II。10篇EI检索会议论文，均为第一作者或通讯作者，8篇会议属于CCF推荐国际会议列表。申请国家发明专利7项（含美国专利1项），授权5项。在本课题的培育下，2016年申请到国家重点研发计划“面向新型众核处理器的应用通信特征分析”,课题编号: 2016YFB0200202。课题负责人于2015年被聘为副教授，2015年获中国科协“青年托举人才”项目资助（全国共200人）。.针对众核系统异构、能耗以及可靠性问题，在高通量众核通讯系统领域开展了较为深入的工作，并取得了部分研究成果：设计了一种基于通道依赖关系图的容错路由算法，该工作有效地解决了众核芯片容错和负载均衡问题。“Fault-Aware Load-Balancing Routing for 2D-Mesh and Torus On-Chip Network Topologies”发表在IEEE TC，设计了一种有效避免路由死锁和保证连通性的软硬件解决方案，该工作“A Deadlock-Free and Connectivity-Guaranteed Methodology for Achieving Fault-tolerance in On-chip Networks”同样发表在IEEE TC上。.通过本项目的培育，与国内外科研究机构如：MIT、Gatech、UBC、国防科大、江南计算所有很好的合作。已独立指导2位硕士学位论文、协助多位教授指导5位硕士。在本课题的技术积累下，未来的研究工作集中在探索片上互连网络在AI和机器学习专用处理器方面的研究。

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