面向先进制程的VLSI混合高标准单元布局算法研究

As chip design entering the nano-scale era, mixed-row-height standard cell design has become an important mean of improving the performance of VLSI. To cope with the challenges of manufacture technologies, it urgently needs better front-end physical design results to reduce the manufacturing burden. To change the separated process of placement and manufacture, mixed-row-height placement faces many prominent problems, such as large design scale, many design rules, and low efficiency. This project aims at systematically studying mixed-row-height placement framework for advanced processes, including: legalization considering cell spreading in both the horizontal and vertical directions, manufacturability-driven detailed placement, fogging and proximity effect aware placement. In this project, we focus on following two key scientific problems: 1) in legalization stage, we simultaneously minimize the average and the maximum cell movements, propose a self-adaptive cell spreading legalization model, and study optimization algorithm and its convergence. 2) in detailed placement stage, we investigate the triple lithography decomposition approaches, and construct the minimum Hamiltonian algorithm is to guide cell swapping, and propose the shortest-path based method to handle the lithography manufacturability. This project aims at forming an efficient and robust mixed-row-height standard cell placement tool for advanced process technologies, and providing scientific experimental basis for semiconductor automation design industrial applications.

随着芯片设计步入纳米级阶段，混合高标准单元设计已成为提升VLSI性能的重要手段。因为各种制造技术存在诸多困难，芯片制造迫切需要有更好的前端物理设计结果来减轻制造负担。为了在布局设计阶段考虑制造设计目标，混合高单元电路布局面临设计规模大、设计规则多、算法运行效率低等突出问题。本项目旨在系统地研究面向先进制程的混合高单元布局算法，主要包括：允许同时单元水平/竖直散开的合法化、可制造性驱动的详细布局、结合模糊和邻域效应的布局框架。重点研究两个关键科学问题：1）在合法化，同时最小化单元总移动和较大移动的混合高单元合法化问题，建立允许自适应的单元散开合法化模型，研究优化算法并证明收敛性。2）在详细布局，研究三重光刻分解技术，构造最小哈密顿路算法指导单元交换，求解最短路径问题来控制可制造目标。形成一套效果好，效率高，面向先进制程的混合高单元布局工具，并为半导体自动化设计工业应用提供科学依据。

混合高标准单元库的引入和先进制程的需求，使得布局问题变得更加困难。研究出一套面向可制造的混合高标准单元布局工具对集成电路设计是非常有意义的。构建一套面向多倍高单元布局的布局器（涵盖全局布局，后全局布局，合法化，详细布局，增量式布局，填充单元插入，合法性检查等等模块）。针对已多倍高单元布局问题，本项目在全局布局阶段研究面向多倍高的行对齐和单元散开方法；在合法化阶段研究二次规划模型进行变种，使得新模型的目标矩阵对称正定和约束矩阵行满秩条件满足，并且证明变种后的线性互补问题和原问题的等价性和算法收敛速度；在详细布局阶段研究多倍高单元交互以优化先进制程的设计目标和约束。.美国对我国EDA的封锁的越加严重，为了加快突破美国对中国EDA技术的卡脖子，构建一个开源EDA平台供研究人员进行科学研究和人才培养是非常关键必要的。构建一套面向28nm工艺支持Netlist-GDSII的开源物理实现EDA工具链——iEDA。主要包含：第一，基础底座。涵盖文件格式定义，文件解析器，文件IO系统，文件管理系统，数据库，数据管理系统，交互平台（TCL/Python/GUI），指标评测系统，工具管理平台等等模块；第二，EDA工具。包含9款已经完成原型的EDA工具和5款在研的EDA工具，可以支持芯片从Netlist-GDSII的设计全流程，每个工具主要由数据模型，功能模块，关键算法和交互接口组成；第三，芯片设计自动化流程。为完成芯片设计，需要将各个点工具组合成设计流程，再配合工艺库以及芯片设计目标和规则约束，完成芯片的自动化设计。在本项目的部分支持下，已经用iEDA在110nm工艺和28nm工艺支持百万门3颗处理器芯片的设计和流片生产。.在此项目的资助下，主要完成以下工作。目前已发表学术论文9篇，其中CCF- A类1篇，CCF-B类2篇，CCF-C类4篇，申请中国发明专利5项。在本项目资助下，项目主持人指导的学生团队以巨大优势蝉联第41届国际集成电路计算机辅助设计会议（ICCAD 2022）所举行的CAD学术竞赛全球第一名，在行业内取得较大影响力。获得2020年中国运筹学会科技技术奖——运筹应用奖，是运筹学会首个颁发给EDA领域的奖项。指导学生参加并获得国内EDA精英挑战赛一，二，三等奖多项，并获得优秀指导老师奖。

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