高ディペンダビリティと高エネルギー効率を両立するコンピューティング基盤の構築

构建高可靠、高能效的计算平台

• 批准号: 16J08694
• 负责人: 塩見 準
• 金额: $ 2.18万
• 依托单位: Kyoto University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2016
• 资助国家: 日本
• 起止时间: 2016-04-22 至 2019-03-31
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-16J08694/
• 关键词: 電子デバイス・機器; 省エネルギー; 低消費電力設計; ディペンダブル・コンピューティング; オンチップメモリ

平成29年度は下記の4つの課題に取り組んだ．これらの課題遂行のために東京大学大規模集積システム設計教育研究センターを経由して65nm SOTBプロセステクノロジおよび設計CADツールを利用した．国内/国際会議でそれぞれ3件,1件の発表をし，論文誌で3件の発表を行った．また，平成28年度，29年度の活動に対し，5件の受賞があった．研究成果をまとめ博士論文を執筆した．1)平成28および29年度の研究成果（①高エネルギー効率，高ディペンダビリティを実現するオンチップメモリの回路構造の解明（1件），②電源電圧，バックゲート電圧の動的調節による集積回路の高エネルギー効率化（2件））に関し論文誌に3件投稿し採択された．2)課題1の①で開発したメモリを搭載した32ビットRISCプロセッサを設計し，電源電圧0.4 Vにおける安定動作を実測により確認した．極低電圧領域での安定動作が実現された結果，レモン電池のみの給電で試作プロセッサが1 MHz程度のクロック周波数で安定動作することを確認した．国内の研究会で上記の結果に関するデモンストレーション行った結果，最優秀ポスター発表賞を受賞した．3)オンチップメモリのアクセス頻度に応じて消費エネルギーを最小化する電源電圧とバックゲート電圧の組が変化することを実験的に明らかにした．具体的には，プロセッサが実行するアプリケーションに応じてオンチップメモリの稼働率が変化し，その結果電源電圧とバックゲート電圧の最適な組が変化する．アクセス頻度に応じて電圧を調節することで，一様に電圧印加する場合と比べて最大24%消費エネルギーを削減できることを明らかにした．4) 課題3と同様に，プロセッサのロジック回路とオンチップメモリの稼働率が異なる点に注目し，ロジックおよびメモリに独立して電圧制御技術を適用することにより消費エネルギーを削減できることを明らかにした．

在2017年，我们解决了以下四个问题：为完成这些任务，我们通过东京大学的大规模集成系统设计教育与研究中心使用了65nm SOTB工艺技术和设计CAD工具。在国内和国际会议上进行了三个和一个演讲，并在杂志上进行了三个演讲。此外，2016年和2017年的活动获得了五项奖项。他汇编了他的研究结果并撰写了博士学位论文。 1）2016年和2017年（1）阐明了芯片内存储器的电路结构，从而提高了通过动力调整电源电压电压和后门电压（2））来提高整合电路的能源效率（1）2）。 2）我们设计了一个32位RISC处理器，该处理器配备了问题1（1）中开发的内存，并通过实际测量以0.4V的电源电压确认了稳定的操作。由于在极低的电压范围内实现了稳定的操作，因此可以证实，原型处理器以大约1 MHz的时钟频率稳定运行，只有柠檬电池电源。上述结果的演示是在一个国内研究小组进行的，并获得了最佳海报演示奖。 3）我们通过实验揭示了一对电源电压和后门电压，可最大程度地减少能源消耗的变化，具体取决于访问片上内存的频率。具体而言，片上内存的工作率会根据处理器执行的应用程序而变化，从而导致最佳的电源电压集和后门电压更换。通过根据访问频率调整电压，与应用均匀电压相比，可以将能源消耗降低多达24％。 4）与问题3相似，我们专注于处理器逻辑电路和片上内存的操作率差异，并透露，可以通过独立地将电压控制技术应用于逻辑和内存来减少能源消耗。

项目成果

A Voltage-Scalable Fully Digital On-Chip Memory for Ultra-Low-Power IoT Processors

适用于超低功耗物联网处理器的电压可扩展全数字片上存储器

• 发表时间: 2017
• 作者: Jun Shiomi;Tohru Ishihara;Hidetoshi Onodera
• 通讯作者: Hidetoshi Onodera

IoT向け超省エネルギープロセッサのための完全ディジタル型メモリ

适用于物联网超节能处理器的全数字存储器

• 发表时间: 2017
• 作者: 塩見準;石原亨;小野寺秀俊
• 通讯作者: 小野寺秀俊

A Processor Architecture Integrating Voltage Scalable On-Chip Memories for Individual Tracking of Minimum Energy Points in Logic and Memory

集成电压可扩展片上存储器的处理器架构，用于单独跟踪逻辑和存储器中的最小能量点

• 发表时间: 2016
• 作者: Jun Shiomi;Tohru Ishihara;Hidetoshi Onodera
• 通讯作者: Hidetoshi Onodera

Fully Digital On-Chip Memory Using Minimum Height Standard Cells for Near-Threshold Voltage Computing

使用最小高度标准单元进行近阈值电压计算的全数字片上存储器

• 发表时间: 2016
• 作者: Jun Shiomi;Tohru Ishihara;Hidetoshi Onodera
• 通讯作者: Hidetoshi Onodera

Individual Voltage Scaling in Logic and Memory Circuits towards Runtime Energy Optimization in Processors

逻辑和存储器电路中的单独电压缩放以实现处理器中的运行时能量优化

• 发表时间: 2018
• 作者: Jun Shiomi;Tohru Ishihara;Hidetoshi Onodera
• 通讯作者: Hidetoshi Onodera