メニーコア時代のHW/SW研究を加速するスケーラブルなHWシミュレータの開発

开发可扩展的硬件模拟器，以加速众核时代的硬件/软件研究

基本信息

批准号：
11J09632
负责人：
山崎伸也 (高前田伸也)
金额：
$ 1.22万
依托单位：
Tokyo Institute of Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2011
资助国家：
日本
起止时间：
2011 至 2013
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-11J09632/
关键词：
FPGA メニーコアプロセッサラピッドプロトタイピングリソース抽象化静的解析高位合成 RTL変換キャッシュメモリシミュレーション NoC ネットワークオンチップキャッシュプリフェッチスケーラビリティ高速化仮想化同期

项目摘要

FPGA上にシミュレーション対象のプロセッサを実現する際に問題となる, シミュレーション対象が要求するハードウェアリソースと, FPGAプラットフォームが提供可能なリソースとの間に存在する, リソースの量や特性の乖離を吸収する, 抽象化方式とそのためのソフトウェアツールについて研究を行った.マルチFPGAシステム上にプロセッサを再現する場合, 複数のFPGAをまたぐ信号については, FPGA間の通信機構が必要となる. また, FPGAのオンチップメモリだけではシミュレーション対象のメモリシステム全体を再現できない場合, FPGAオフチップに接続されるDRAMなどの低速なメモリを合わせて用いる必要がある. このような環境でサイクルレベルの正確なシミュレーション結果を得るためには, FPGA上のクロックサイクルと, シミュレーション対象上のクロックサイクルを分離し, 通信レイテンシ・メモリアクセスレイテンシが, シミュレーション結果に影響しないような機構が必要となる.本年度は, メモリとFPGA間通信の抽象化による, 扱いやすいプロセッサモデリング方式を提案した. オンチップとオフチップのメモリを統合し, 1サイクルでアクセス可能な容量無限大のメモリとして, FPGA間通信は1サイクルで通信可能なレジスタとして, それぞれ理想的なハードウェアに抽象化したインターフェースを提供する. これにより, 実際のFPGAプラットフォームが持つメモリや通信の特性を気にすることなく, 検証対象をRTL実装することを可能にした. また, 抽象化を用いたハードウェアデザインを, 実際のFPGA上に実装可能なRTLデザインに変換するためのソフトウェアツールを開発した. 評価により, FPGA上に実装可能な構成に自動的に変換されたプロセッサプロトタイプが, 手作業で実装したプロトタイプと同等の高いシミュレーション性能を達成することを確認した.

为此，我们研究了抽象方法和软件工具，这些方法吸收了模拟目标所需的硬件资源与FPGA平台可用的资源之间的差异。当在多FPGA系统上复制处理器时，跨多个FPGA的信号需要FPGA之间的通信机制。此外，如果仅使用FPGA片上存储器就无法复制整个模拟内存系统，则有必要使用慢速内存，例如连接到FPGA Off-Chip的DRAM。为了在这种环境中在周期级别获得准确的仿真结果，需要一种机制来分离FPGA上的时钟周期和模拟目标上的时钟周期，并且通信延迟和内存访问延迟不会影响模拟结果。今年，我们使用记忆和FPGA通信的抽象提出了一种易于使用的处理器建模方法。我们集成了片上和芯片内存储器，并使用无限容量的内存可以在一个周期中访问，而FPGA通信被用作一个可以在一个周期中进行通信的寄存器，为理想硬件提供了抽象接口。这允许RTL实现验证目标，而不必担心实际FPGA平台的内存和通信特性。此外，我们开发了一种软件工具，将使用抽象的硬件设计转换为可以在实际FPGA上实现的RTL设计。通过评估，我们确认处理器原型会自动转换为可以在FPGA上实现的配置，从而实现了与手工实现的原型相同的高模拟性能。