誘導結合型チップ間無線インタフェースを用いた低電力・高性能三次元プロセッサの開発

使用电感耦合芯片到芯片无线接口开发低功耗、高性能 3D 处理器

• 批准号: 08J02557
• 负责人: 新津 葵一
• 金额: $ 0.77万
• 依托单位: Keio University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2008
• 资助国家: 日本
• 起止时间: 2008 至 2009
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-08J02557/
• 关键词: 電気電子工学; 電子デバイス; 無線通信; 計算機システム; 三次元システム集積; 集積回路; プロセッサ; メモリ

本年度は、誘導結合型チップ間無線インタフェース(以下、誘導結合インタフェース)を用いて、複数チップのメモリを搭載した三次元プロセッサを開発し、世界で初めて動作検証に成功した。これまでは、積層するプロセッサとメモリは1チップずつであったが、複数チップのメモリの搭載が可能になることでシステムの拡張性を高めることが可能である。より実用レベルに近い三次元プロセッサを開発するために、日立製作所中央研究所、ルネサステクノロジと共同で研究開発に取り組んだ。次世代カーナビ向けの商用マルチコアプロセッサと大容量メモリ回路の三次元実装に誘導結合インタフェースを適用し、複数枚メモリの三次元プロセッサを実現した。従来の2チップではなく、3チップ間での通信を実現するために、ワイヤ埋め込み技術とオープン・スキップト・インダクタ技術を開発した。ワイヤ埋め込み技術の適用により、同サイズのメモリチップの積層が可能となった。また、オープン・スキップト・インダクタ技術の導入により、3チップ上のインダクタ間の電磁的干渉を抑制し、より信頼性の高い通信が可能となった。上記に加え、誘導結合チップ間無線インタフェースの低電力化を実現するためのクロック分配技術について研究を行った。LC-VCO(電圧制御型発振器)のインダクタで発生した磁場を、誘導結合を介して受信側に伝えることでクロック分配を行うもので、従来のバッファー(駆動回路)を用いた手法に比べて大幅な電力削減が可能である。180nm CMOSプロセスにてLSIチップを試作し、効果を検証したところ、14GHzのクロックを分配する際に、75%の電力削減効果があることを確認した。

今年，我们利用电感耦合芯片间无线接口（以下简称电感耦合接口）开发了配备多个存储器芯片的三维处理器，并在全球首次成功验证了其运行。以前，处理器和存储器分别堆叠在一个芯片上，但通过安装多个存储器芯片，可以提高系统的可扩展性。为了开发更接近实用水平的3D处理器，我们与日立中央研究实验室和瑞萨科技共同进行了研发。我们将电感耦合接口应用于下一代汽车导航系统商用多核处理器和大容量存储器电路的三维实现，实现了具有多个存储器的三维处理器。为了实现三个芯片之间的通信而不是传统的两个芯片之间的通信，我们开发了嵌入式导线技术和开放式跳过电感技术。线嵌入技术的应用使得堆叠相同尺寸的存储芯片成为可能。此外，引入开路跳过电感技术，抑制了三块芯片上电感之间的电磁干扰，使通信更加可靠。除此之外，我们还对时钟分配技术进行了研究，以实现低功耗电感耦合芯片到芯片无线接口。该方法通过电感耦合将LC-VCO（压控振荡器）的电感器中产生的磁场传输到接收侧来执行时钟分配，并且比使用缓冲器（驱动电路）的传统方法明显更快。可以降低功耗。当我们使用180nm CMOS工艺制作LSI芯片原型并验证其有效性时，我们确认在分配14GHz时钟时有75%的功耗降低效果。

项目成果

An Inductive-Coupling Link for 3D Integration of a 90nm CMOS Processor and a 65nm CMOS SRAM

用于 90nm CMOS 处理器和 65nm CMOS SRAM 3D 集成的电感耦合链路

• 发表时间: 2009
• 作者: Kiichi Niitsu;Kenichi Osada;Tadahiro Kuroda;et al
• 通讯作者: et al

A 750 Mb/s, 12 pJ/b, 6-to-10 GHz CMOS IR-UWB Transmitter With Embedded On-Chip Antenna

• DOI: 10.1109/jssc.2008.2011034
• 发表时间: 2009-01
• 期刊: IEEE Journal of Solid-State Circuits
• 影响因子: 5.4
• 作者: V. Kulkarni;M. Muqsith;K. Niitsu;H. Ishikuro;T. Kuroda

誘導結合リンクにおける積層チップ問位置合わせ誤差耐性のモデリングと実験的解析

电感耦合链路中堆叠芯片对准误差容限的建模和实验分析

• 发表时间: 2009
• 作者: 新津葵一、長田健一、黒田忠広;他
• 通讯作者: 他