Study on Low Power Technologies for Next Generation Microprocessors

下一代微处理器低功耗技术研究

基本信息

批准号：
16300013
负责人：
SAKAI Shuichi
金额：
$ 9.47万
依托单位：
The University of Tokyo
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research (B)
财政年份：
2004
资助国家：
日本
起止时间：
2004 至 2006
项目状态：
已结题

项目摘要

The followings are the research products for realizing next generation low power microprocessors.First, we built up two types of cycle level simulators for the base of quantitative evaluations : the chip multiprocessor simulator and the clustered superscalar processor simulator. Next, we carried out two types of researches : (1) researches on system level low power technologies : and (2) researches on technologies for mitigating soft errors with reducing power consumption.As system level low power technologies, we studied the followings.1.1) the hot path detector exploiting branch predictors1.2) improving program phase detection mechanisms based on signatures1.3) dynamic estimation of thread level parallelism by OS support1.4) power reduction by serializing on-chip buses1.5) non-uniform shared cache on chip multiprocessorsAs technologies for mitigating soft errors with reducing power consumptions, we studied the followings.2.1) soft error mitigation exploiting horizontal and vertical parities2.2) soft error mitigation on content addressable memories2.3) measures against process anomalies and soft errorsWe integrate the above technologies and showed the methodologies for reducing power and gaining efficiency on the next generation processors.

以下是实现下一代低功耗微处理器的研究成果。首先，我们建立了两种类型的周期级模拟器作为定量评估的基础：芯片多处理器模拟器和集群超标量处理器模拟器。接下来，我们进行了两类研究：（1）系统级低功耗技术的研究：（2）减轻软错误并降低功耗的技术研究。作为系统级低功耗技术，我们研究了以下内容。1.1 ) 利用分支预测器的热路径检测器1.2) 基于签名改进程序阶段检测机制1.3) 通过操作系统支持动态估计线程级并行性1.4) 通过串行化片上总线降低功耗1.5)片上多处理器上的非均匀共享缓存作为减轻软错误并降低功耗的技术，我们研究了以下内容。2.1）利用水平和垂直奇偶校验的软错误减轻2.2）内容可寻址存储器上的软错误减轻2.3）针对过程异常的措施和软错误我们集成了上述技术，并展示了在下一代处理器上降低功耗和提高效率的方法。

项目成果

期刊论文数量（0）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

Dynamic Cache Way Allocation for Static and Dynamic Power Reduction

用于静态和动态功耗降低的动态高速缓存路分配

DOI：
发表时间：
2004
期刊：
Int'l Symp. on Low-Power and High-Speed Chips Vol.1
影响因子：
0
作者：
L.D.Hung;C.Iwama;N.D.Barli;N.Hattori;S.Sakai;H.Tanaka
通讯作者：
H.Tanaka

Toward New Generation Microprocessor Architectures

迈向新一代微处理器架构

DOI：
发表时间：
2005
期刊：
IPSJ Magazine Vol.46, No.10
影响因子：
0
作者：
Yi GE;Takao Sakurai;Luong Dinh Hung;Koki Abe;Shuichi Sakai;Shuichi Sakai
通讯作者：
Shuichi Sakai

Zigzag-HVP : A Cost-effective Technique to Mitigate Soft Errors in Caches with. Word-based Access

Zigzag-HVP：一种缓解缓存中软错误的经济有效的技术。

DOI：
发表时间：
2006
期刊：
情報処理学会論文誌コンピューティングシステム(ACS16) Vol.47,N0.SIG18
影响因子：
0
作者：
Luong D.Hung;Masahiro Goshima;Shuichi Sakai
通讯作者：
Shuichi Sakai

Bus Serialization for Reducing Power Consumption

用于降低功耗的总线串行化

DOI：
发表时间：
2006
期刊：
情報処理学会論文誌コンピューティングシステム Vol.47,N0.SIG3
影响因子：
0
作者：
Naoya Hatta;Niko Demus Barli;Chitaka Iwama;Luong Dinh Hung;Daisuke Tashiro;Shuichi Sakai;Hidehiko Tanaka
通讯作者：
Hidehiko Tanaka

Evaluation of Hardware Implementations for Interleaved Modular Multiplication

交错模乘法的硬件实现评估