分岐ペナルティを低減した高並列スーパスカラ・プロセッサ

高度并行的超标量处理器，减少分支惩罚

基本信息

批准号：
15700068
负责人：
弘中哲夫
金额：
$ 2.37万
依托单位：
Hiroshima City University
依托单位国家：
日本
项目类别：
Grant-in-Aid for Young Scientists (B)
财政年份：
2003
资助国家：
日本
起止时间：
2003 至 2005
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-15700068/
关键词：
統合型トレースキャッシュ Block Base Trace Cache 分岐ペナルティ低減命令キャッシュ多レベル分岐への対応命令フェッチ機構スーパスカラプロセッサシミュレーション高並列スーパスカラプロセッサトレースドリブンシミュレーション

项目摘要

高い命令フェッチバンド幅を実現するキャッシュの構成方法として,実行終了した命令列を格納し再利用するトレースキャッシュによる命令フェッチ機構が提案されている.この方式はプログラム内の命令再利用率が高いプログラムにおいて高い性能を発揮する.しかし,この方式では命令データを格納するために実行履歴を格納するトレースキャッシュと,メモリからの命令データを格納する命令キャッシュという2つの異なるキャッシュが必要となる.この2つのキャッシュ容量はプログラムの実行過程やワーキングセットによって必要となる容量が変化する.この変化に追従するために従来2つ必要であったキャッシュを1つに統合し,動的にキャッシュ容量を変化させることが可能な統合型トレースキャッシュを提案しており,キャッシュの命令フェッチ数をベンチマークプログラムSPECint95のgccにおいて,最大13%,平均5%向上することに成功している.しかし,提案キャッシュを実装した場合,プロセッサ全体のパイプラインレイテンシによって大きくなる分岐予測ミスペナルティによって得られた性能向上が隠蔽される.そこで本研究では,キャッシュの性能を十分に活かすためにRyan Rakvicらの提案するマルチ分岐予測器であるTMP(Tree Based Multiple Branch Predictor)を導入することでIPCを最大で4.9%,平均で2.4%向上することができた.さらに,スーパスカラプロセッサの分岐予測ミスペナルティを大きくする原因であるレイテンシ削減のため,動作周波数を低下させずにパイプラインステージ数を削減できる実行ステージ構成やレジスタファイルに関する検討を行い,バンク化によるレジスタファイルサイズの大幅削減を実現すると共に動作周波数を低下させることなく,パイプラインステージを1ステージ削減できる事を部分的な詳細設計により確認した.

作为实现高指令获取带宽的高速缓存配置方法，已经提出了使用存储和重用已执行指令序列的跟踪高速缓存的指令获取机制。该方法对于具有高指令重用率的程序很有用，但是，该方法表现出较高的性能。表现在为了存储指令数据，需要两个不同的缓存：存储执行历史的跟踪缓存，以及存储来自内存的指令数据的指令缓存。这两个缓存的容量取决于程序执行过程和工作集的需要。容量变化取决于为了跟上这一变化，我们提出了一种集成跟踪缓存，它可以通过将两个缓存集成为一个来动态改变缓存容量，并减少缓存中的取指令数量，在基准程序的 gcc 中最多可减少 13%。 SPECint95 ，我们成功实现了 5% 的平均改进，但是，当实现所提出的缓存时，所获得的性能改进被分支错误预测惩罚所隐藏，而分支误预测惩罚会因整个处理器的管道延迟而增加。因此，在本研究中。 ,,,Ryan充分利用缓存性能。 TMP（Tree Based Multiple Branch），Rakvic等人提出的多分支预测器。 Predictor），我们能够将 IPC 提高高达 4.9%，平均提高 2.4%。此外，为了减少延迟（这是超标量处理器中分支预测错误的原因），我们降低了运行频率。可以在不减少流水线级数的情况下减少流水线级数的执行级配置和寄存器文件，并通过创建bank实现寄存器文件大小的显着减少，并且能够通过以下方式减少流水线级数：这是通过部分详细设计证实的。