強誘電体ゲートトランジスタを用いた不揮発性メモリの回路構成による高性能化の研究

利用铁电栅晶体管的非易失性存储器电路配置提高性能的研究

• 批准号: 14750256
• 负责人: 山本 修一郎
• 金额: $ 2.11万
• 依托单位: Tokyo Institute of Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Young Scientists (B)
• 财政年份: 2002
• 资助国家: 日本
• 起止时间: 2002 至 2003
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-14750256/
• 关键词: 強誘電体メモリ; 強誘電体ゲートトランジスタ; 回路シミュレーション; データ破壊; センスアンプ

研究実施計画に基き、高速読出し動作について検討するため2種類のセンスアンプを昨年度設計試作を行っており、今年度は測定を行った。1種類は読み出されたドレイン電流を直接CMOSインバータの入力段(ゲート端子)に入力するタイプで、もう1種類は読出しドレイン電流と比較セルからのドレイン電流との差によって生じる微小電圧差を増幅する回路である。予測通り、前者は小型化に向いている反面、ドレイン電流でインバータを構成するFETと配線の容量を充電しなければならず、動作速度が遅かった。後者は動作は速いが、面積が大きくなるというデメリットが生じた。また強誘電体ゲートトランジスタを用いたメモリの読み出し時にドレイン電圧に高電圧を印加し、ソース電圧が高くなることを利用してデータ検出を行うと強誘電体が分極反転しデータ破壊が起こると考えられた。この防止策としてはドレイン電圧を低くすることが考えられたが、読み出し電流の低下、すなわち読み出し速度の低下が起こる。そこで、ドレイン電圧を上昇させて読み出すのではなく、ゲート電圧とドレイン電圧をほぼ同じにバイアスしておき、ソース電圧を一旦引き下げておいて読み出す方法・回路を考案した。この回路について強誘電体ゲートトランジスタを用いたメモリである1T2C型強誘電体メモリの読み出し回路として設計し、試作を行った。回路の構成は具体的には、前述した2種の読み出し回路の改良版であり、読み出し前に適切な電圧にプリチャージされるクロスカップスアンプと論理閾値を調節したインバータ回路で構成した。

根据研究实施计划，去年设计了两种类型的感官放大器来检查高速阅读操作，今年我们进行了测量。一种类型是一种类型，其中读取流电流直接在CMOS逆变器的输入阶段（栅极端子）中输入，而另一种是放大了由漏极电流和从漏极电流之间的差异引起的显微电压差异。比较单元。正如预期的那样，前者适合小型化，但是必须向构成逆变器的FET和接线能力充电，以用排水管电流充电。后者的操作很快，但该区域很大。此外，当使用较高的源电压使用较高的电动栅极栅极晶体管读取存储器时，将高压应用于排水电压时，数据检测被认为是发酵电力翻转极化和数据的数据检测被摧毁了。该预防措施被认为是为了降低排水电压，但读取电流的降低，即降低的阅读速度。因此，将栅极电压和排水电压偏置为几乎相同，而不是读出排水管电压，而是降低了源电压，并设计了一种方法和电路。该电路被设计为1T2C Ferrum电气内存的读取电路，该电路是使用铁色电气门晶体管的存储器，并制造了原型。该电路的构成是具体的，上面描述的两个读取电路的改进版本，并通过读取前的预电压进行了交叉杯放大器配置，以及调整逻辑阈值的逆变器电路。

项目成果

Shuu'ichiro Yamamoto: "Proposal of a Planar 8F^2 1T2C-Type Ferroelectric Memory Cell"Jpn.J.Appl.Phys.. 42・4B. 2059 (2003)

Shuuichiro Yamamoto：“平面 8F^2 1T2C 型铁电存储单元的提案”Jpn.J.Appl.Phys.. 42・4B。

Shuu'ichirou Yamamoto: "Proposal of a Planar 8F^2 1T2C-Type Ferroelectric Memory Cell"Jpn. J. Appl. Phys.. 42・4B. (2003)

Shuuichirou Yamamoto：“平面 8F^2 1T2C 型铁电存储单元的提案”J. Appl. 42・4B。