強誘電体ゲートトランジスタを用いた不揮発性メモリの回路構成による高性能化の研究

利用铁电栅晶体管的非易失性存储器电路配置提高性能的研究

• 批准号: 14750256
• 负责人: 山本 修一郎
• 金额: $ 2.11万
• 依托单位: Tokyo Institute of Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Young Scientists (B)
• 财政年份: 2002
• 资助国家: 日本
• 起止时间: 2002 至 2003
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-14750256/
• 关键词: 強誘電体メモリ; 強誘電体ゲートトランジスタ; 回路シミュレーション; データ破壊; センスアンプ; 強誘電体メモリ; 強誘電体ゲートトランジスタ; 回路シミュレーション; データ破壊; センスアンプ

研究実施計画に基き、高速読出し動作について検討するため2種類のセンスアンプを昨年度設計試作を行っており、今年度は測定を行った。1種類は読み出されたドレイン電流を直接CMOSインバータの入力段(ゲート端子)に入力するタイプで、もう1種類は読出しドレイン電流と比較セルからのドレイン電流との差によって生じる微小電圧差を増幅する回路である。予測通り、前者は小型化に向いている反面、ドレイン電流でインバータを構成するFETと配線の容量を充電しなければならず、動作速度が遅かった。後者は動作は速いが、面積が大きくなるというデメリットが生じた。また強誘電体ゲートトランジスタを用いたメモリの読み出し時にドレイン電圧に高電圧を印加し、ソース電圧が高くなることを利用してデータ検出を行うと強誘電体が分極反転しデータ破壊が起こると考えられた。この防止策としてはドレイン電圧を低くすることが考えられたが、読み出し電流の低下、すなわち読み出し速度の低下が起こる。そこで、ドレイン電圧を上昇させて読み出すのではなく、ゲート電圧とドレイン電圧をほぼ同じにバイアスしておき、ソース電圧を一旦引き下げておいて読み出す方法・回路を考案した。この回路について強誘電体ゲートトランジスタを用いたメモリである1T2C型強誘電体メモリの読み出し回路として設計し、試作を行った。回路の構成は具体的には、前述した2種の読み出し回路の改良版であり、読み出し前に適切な電圧にプリチャージされるクロスカップスアンプと論理閾値を調節したインバータ回路で構成した。

根据研究实施计划，去年设计了两种类型的感官放大器，并原型设计了高速阅读操作，并于今年进行了测量。一种类型是将读取电流直接输入到CMOS逆变器的输入阶段（栅极端子）的类型，另一种类型是一种电路，它会放大比较单元中读取流电流和排水电流之间的差异引起的小电压差。正如预期的那样，前者适合小型化，但是排水电流需要构成逆变器的FET和接线的容量，从而导致操作速度缓慢。后者运行迅速，但缺点是它的面积很大。还认为，当使用铁电栅极晶体管读取存储器时，将高压应用于排水电压时，并且利用数据检测优势高源电压来执行数据检测，则铁电倒置会倒置，从而导致数据销毁。作为防止这种情况的措施，它被认为是降低排水电压的，但是读取电流降低，即读取速度降低。因此，我们设计了一种方法和电路，而不是增加漏极电压并读出，而是通过偏置栅极电压和排水电压为大约相同的方法和电路，然后将源电压降低一段时间。该电路被设计为1T2C铁电内存的读数电路，该电路是使用铁电栅极晶体管的存储器，并为原型制造。具体而言，电路结构是上面提到的两种类型的读出电路的改进版本，由一个跨杯放大器组成，该放大器在读取前已将其预先拨到适当的电压，以及已调整逻辑阈值的逆变器电路。