非同期式高速単一ボルテックスロジック回路の研究

异步高速单涡旋逻辑电路的研究

基本信息

批准号：
11129206
负责人：
吉川信行
金额：
$ 1.28万
依托单位：
Yokohama National University
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research on Priority Areas (A)
财政年份：
1999
资助国家：
日本
起止时间：
1999 至无数据
项目状态：
已结题

项目摘要

大規模な単一ボルテックスロジック回路(SFQ論理回路)の実現のためには、集積回路の設計手法の確立が必要不可欠である。特にSFQ論理回路は、半導体論理回路と異なる動作原理に基ずくため、半導体集積回路の設計手法をそのまま用いることはできない。我々はSFQ論理回路の設計において、二分決定グラフ(BDD)を用いると、回路構成が簡単になることを示してきた。BDD論理回路は基本素子の規則的アレイで構成されるため、回路のモジュール性が高く、基本素子をセル化することによって、マスクレイアウトの作成が容易となる。本研究では、大規模なSFQ論理回路を実現することを目的として、BDD SFQ論理回路のセルベース設計法を提案し、本手法を用いてAdderの設計を行った。我々の提案するBDD SFQ論理回路では、RSFQ論理回路のJTL,Confluence Buffer,Splitter,D2 flip flopを規則的にアレイ状に並べることによって、任意の論理回路を構成できる。これらの回路のセル化を行うことによって、大規模回路を構築することが容易になり、マスクレイアウトの作成にかかる時間を大幅に減らすことができる。ここで、セル化とはマスクレイアウトにおいて、入出力やバイアスなどの位置や線幅、回路面積を一定にすることである。我々はBDDを用いたSFQ論理回路のセルベース設計法の有用性を検討するために、1bit Half Adderの設計を行い、セルベースを用いた場合と用いない場合との比較を行った。以上のセル化によりLatencyや面積は若干大きくなるが、大規模な回路でも、常に約±30%のDCバイアスマージンが得られることがわかった。また、設計に要する時間を大幅に短縮できるようになった。

为了实现大规模单涡逻辑电路(SFQ逻辑电路)，必须建立集成电路的设计方法。特别地，SFQ逻辑电路基于与半导体逻辑电路不同的操作原理，因此不能按原样使用半导体集成电路的设计技术。我们已经证明，在 SFQ 逻辑电路设计中使用二元决策图（BDD）可以简化电路配置。由于BDD逻辑电路是由规则的基本元件阵列组成，因此电路具有较高的模块化性，并且通过将基本元件形成单元，很容易创建掩模版图。在本研究中，我们以实现大规模SFQ逻辑电路为目标，提出了一种基于单元的BDD SFQ逻辑电路设计方法，并利用该方法设计了Adder。在我们提出的BDD SFQ逻辑电路中，可以通过将RSFQ逻辑电路的JTL、Confluence Buffer、Splitter和D2触发器规则地排列在阵列中来构造任何逻辑电路。通过将这些电路形成为单元，构建大规模电路变得容易，并且可以显着减少创建掩模布局所需的时间。这里，单元化是指使掩模布局中的位置、线宽、输入/输出、偏置等的电路面积恒定。为了检验使用 BDD 的基于单元的 SFQ 逻辑电路设计方法的实用性，我们设计了一个 1 位半加法器，并比较了使用和不使用基于单元的设计的情况。尽管由于上述单元结构，等待时间和面积变得稍大，但发现即使在大规模电路中也始终可以获得约±30%的DC偏置裕度。此外，还可以显着减少设计所需的时间。