イベントポロジー認識を実現する高速トリガーシステムの開発

开发实现事件拓扑识别的高速触发系统

基本信息

批准号：
09246214
负责人：
坂本宏
金额：
$ 2.18万
依托单位：
Kyoto University
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research on Priority Areas
财政年份：
1997
资助国家：
日本
起止时间：
1997 至无数据
项目状态：
已结题

项目摘要

トリガープロセッサを実装するためのハードウェア技術としてFPGAをもちいるわけであるが、現在利用可能な素子の評価をおこなうため、まず汎用のハードウェア記述言語であるVHDLを用いて、テスト用のロジックを多数用意し、いくつかの素子について評価検討をおこなった。LCAやCPLDと呼ばれる素子についてテストロジックの合成と配置配線をおこない、収容可能な論理回路のサイズや、発生する伝搬遅延やジッター等の電気的性能を測定した。一般に論理ブロックヘの入力数が多く、配線経路が限定されるCPLDの方が、速度性能としては高いものが得られるが、一方で、大規模論理回路設計の基本となる同期回路設計技法を用いる場合多数のフリップフロップを内蔵するLCAが有利になることを数量的に確認した。トリガーシステムを設計するためにソフトウエアによるシミュレータを用意する必要がある。ここでは別の物理事象シミュレータの発生した模擬データをもとに、トリガー論理の評価を行なうために計算機上で事象選択をおこなうソフトウエアの枠組みを構築した。設計にあたり、オブジェクト指向技術を用いた解析設計を行ない、C++言語を用いてプログラム開発を行なった。それによればデータ入力・シミュレーション実行、結果の表示や記録など全体の枠組みは共通としたまま、例えばシミュレーション部分をクラスとして実装することにより、モジュールを抜き差しするようにさまざまな論理の評価がおこなえるようになった。ここで開発された多数のクラスは汎用的なものであり実験の様々なところで利用できる。今後、ハードウエアにトリガー論理を搭載し、シミュレータの出力と比較しつつ性能を確認し、KEK-B加速器BELLE実験のトリガーアップグレード(レベル1.5トリガー導入)の提案書にまとめることになる。

FPGA用作实现触发处理器的硬件技术，但是为了评估当前可用的元素，我们首先使用通用硬件硬件说明语言VHDL准备了大量的测试逻辑，并评估并检查了几个元素。合成并放置了测试逻辑，并针对称为LCA和CPLD的元素以及可以容纳的逻辑电路的大小，并测量了可以容纳的逻辑电路的大小，并测量了发生的电气性能，例如传播延迟和抖动。通常，具有大量输入到逻辑块和有限的接线路径的CPLD可以提供更高的速度性能，但另一方面，当使用同步电路设计技术（这是大规模逻辑电路设计的基础）时，它已被定量地确认，LCA具有大量Flip-Flops的LCA。需要基于软件的模拟器来设计触发系统。在这里，我们构建了一个软件框架，用于在计算机上选择事件选择，以根据另一个物理事件模拟器生成的模拟数据评估触发逻辑。设计时，使用面向对象的技术进行了分析设计，并使用C ++语言进行了程序开发。这使得可以评估各种逻辑，例如数据输入，模拟执行，结果显示和记录，同时仍保持相同的整体框架，例如，通过将模拟部分实现为类，作为插入和删除模块。这里开发的许多类是通用的，可以在各个实验领域使用。将来，将在硬件中安装触发逻辑，并在将其与模拟器的输出进行比较时检查性能，并将其编译成触发升级（引入1.5级触发器）的提案中，以进行KEK-B加速器Belle Belle实验。