イベントポロジー認識を実現する高速トリガーシステムの開発

开发实现事件拓扑识别的高速触发系统

基本信息

批准号：
09246214
负责人：
坂本宏
金额：
$ 2.18万
依托单位：
Kyoto University
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research on Priority Areas
财政年份：
1997
资助国家：
日本
起止时间：
1997 至无数据
项目状态：
已结题

项目摘要

トリガープロセッサを実装するためのハードウェア技術としてFPGAをもちいるわけであるが、現在利用可能な素子の評価をおこなうため、まず汎用のハードウェア記述言語であるVHDLを用いて、テスト用のロジックを多数用意し、いくつかの素子について評価検討をおこなった。LCAやCPLDと呼ばれる素子についてテストロジックの合成と配置配線をおこない、収容可能な論理回路のサイズや、発生する伝搬遅延やジッター等の電気的性能を測定した。一般に論理ブロックヘの入力数が多く、配線経路が限定されるCPLDの方が、速度性能としては高いものが得られるが、一方で、大規模論理回路設計の基本となる同期回路設計技法を用いる場合多数のフリップフロップを内蔵するLCAが有利になることを数量的に確認した。トリガーシステムを設計するためにソフトウエアによるシミュレータを用意する必要がある。ここでは別の物理事象シミュレータの発生した模擬データをもとに、トリガー論理の評価を行なうために計算機上で事象選択をおこなうソフトウエアの枠組みを構築した。設計にあたり、オブジェクト指向技術を用いた解析設計を行ない、C++言語を用いてプログラム開発を行なった。それによればデータ入力・シミュレーション実行、結果の表示や記録など全体の枠組みは共通としたまま、例えばシミュレーション部分をクラスとして実装することにより、モジュールを抜き差しするようにさまざまな論理の評価がおこなえるようになった。ここで開発された多数のクラスは汎用的なものであり実験の様々なところで利用できる。今後、ハードウエアにトリガー論理を搭載し、シミュレータの出力と比較しつつ性能を確認し、KEK-B加速器BELLE実験のトリガーアップグレード(レベル1.5トリガー導入)の提案書にまとめることになる。

使用FPGA作为硬件技术来实现触发处理器，但为了评估现有的器件，我们首先使用VHDL（一种通用硬件描述语言）创建测试逻辑，我们准备了大量器件并对其进行了评估研究。其中几个。我们合成了称为 LCA 和 CPLD 的设备的测试逻辑，对其进行布局和布线，并测量了可容纳的逻辑电路的尺寸以及传播延迟和抖动等电气性能。一般来说，具有大量逻辑块输入和有限布线路线的CPLD可以实现更高的速度性能，但另一方面，当使用同步电路设计技术时，这是我们定量的大规模逻辑电路设计的基础。证实了具有大量内置触发器的LCA具有优势。为了设计触发系统，需要准备一个软件模拟器。在这里，我们构建了一个软件框架，该框架选择计算机上的事件，以根据另一个物理事件模拟器生成的模拟数据来评估触发逻辑。在设计上，我们采用面向对象技术进行分析设计，并使用C++语言进行程序开发。据此，虽然诸如数据输入、模拟执行、显示和结果记录等总体框架保持不变，但通过将模拟部分实现为类，例如，可以通过插入和删除模块来评估各种逻辑。它变成了。这里开发的许多类都是通用的，可以用于各种实验。未来，我们将在硬件中安装触发逻辑，通过与模拟器的输出进行比较来确认其性能，并为KEK-B加速器BELLE实验编写触发升级（引入1.5级触发）的提案。