Research on retargetable code generation for custom VLIW DSPs

定制VLIW DSP可重定向代码生成的研究

基本信息

批准号：
15500055
负责人：
ISHIURA Nagisa
金额：
$ 2.37万
依托单位：
Kwansei Gakuin University
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research (C)
财政年份：
2003
资助国家：
日本
起止时间：
2003 至 2004
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-15500055/
关键词：
Retargetable Compiler VLIW Architecture DSP Custom Processor ASIP Meister Embedded System

项目摘要

In this project, we have attempted to develop a retargetable compiler for "ASIP Meister" processor synthesis system, which have been developed at Osaka University, and to design new algorithms for code scheduling, with a view to establish an efficient retargetable compilation method.We examined the processor specification language and the underlying VLIW processor model of the ASIP-Meister system, so as to design a data structure called an operation table which summarizes the processor information necessary for retargetable code generation. One of the major technical contributions is a method of generating a set of the instruction patterns from behavioral description of the instruction set, in which instruction patterns that are necessary for compilers but are not explicitly described in the specification are automatically generated. Another contribution is extraction of the operation latencies from processor specifications. We have developed a method of computing operation latencies in the presence of pipeline forwarding, for all the RAW, WAR, and WAW dependencies. This is based on a way of specifying forwarding using forwarding units and formalization of correct and complete forwarding.As for a code scheduling algorithm, we focused on exact methods based on symbolic state traversal and Boolean satisfiability. As well as extending those methods so that multicycle and pipelined computation units can be handled, we have developed a framework of using a pseudo-Boolean satisfiability solver. It can directly deal with pseudo-Boolean constraints, i.e.linear inequalities, and thus contributes to speeding up of code generation.

在本项目中，我们尝试为大阪大学开发的“ASIP Meister”处理器综合系统开发可重定向编译器，并设计新的代码调度算法，以期建立一种高效的可重定向编译方法。研究了ASIP-Meister系统的处理器规范语言和底层VLIW处理器模型，从而设计了一种称为操作表的数据结构，该结构总结了可重定向代码生成所需的处理器信息。主要技术贡献之一是一种根据指令集的行为描述生成一组指令模式的方法，其中自动生成编译器必需的但在规范中未明确描述的指令模式。另一个贡献是从处理器规格中提取操作延迟。我们为所有 RAW、WAR 和 WAW 依赖项开发了一种在存在管道转发的情况下计算操作延迟的方法。这是基于使用转发单元指定转发的方式以及正确和完整转发的形式化。对于代码调度算法，我们重点关注基于符号状态遍历和布尔可满足性的精确方法。除了扩展这些方法以便可以处理多周期和流水线计算单元之外，我们还开发了一个使用伪布尔可满足性求解器的框架。它可以直接处理伪布尔约束，即线性不等式，从而有助于加速代码生成。

项目成果

期刊论文数量（14）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

Instruction Pattern Generation for Retargetable Compiler

可重定向编译器的指令模式生成

DOI：
发表时间：
2005
期刊：
IPSJ SIG Technical Reports Vol.2005,No.8
影响因子：
0
作者：
Y.Fujioka;N.Tomabechi;M.Kameyama;Yamazaki G.;A.Kishimoto
通讯作者：
A.Kishimoto

An Intelligent Access Dispatching Mechanism Using Multiagent Framework

一种基于Multiagent框架的智能接入调度机制

DOI：
发表时间：
2004
期刊：
IASTED Artificial Intelligence and Applications 2004
影响因子：
0
作者：
高橋和子;川島千明
通讯作者：
川島千明

リターゲッタブル・コンパイラのための命令パターン生成

可重定向编译器的指令模式生成

DOI：
发表时间：
2005
期刊：
情報処理学会研究報告2005-SLDM-118 Vol.2005 No.8
影响因子：
0
作者：
T.Suzuki;M.Ohara;M.Arai;S.Fukumoto;K.Iwasaki;S.Kohara et al.;Kazuteru Matsumoto;岸本充司
通讯作者：
岸本充司

プロセッサ仕様記述からの命令依存距離抽出

从处理器规格描述中提取指令依赖距离

DOI：
发表时间：
2005
期刊：
情報処理学会研究報告2005-SLDM-118 Vol.2005 No.8
影响因子：
0
作者：
Hiroki Ishizuka;Kenji Sasaki;Yoshihiro Kanazawa;Yoshito Tobe;Y.Shi et al.;Nobuhiro Tomabechi;平岡佑介
通讯作者：
平岡佑介

Extraction of Instruction Latency from Cycle-True Processor Models

从真实循环处理器模型中提取指令延迟