Development of Highly Efficient Ising Computer by Hardware and Algorithm Co-design

硬件与算法协同设计开发高效智能计算机

基本信息

批准号：
18J15077
负责人：
山本佳生
金额：
$ 1.22万
依托单位：
Hokkaido University
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2018
资助国家：
日本
起止时间：
2018-04-25 至 2020-03-31
项目状态：
已结题

项目摘要

組合せ最適化問題を磁性体のモデルであるイジングモデルの基底状態探索に帰着させることで効率良く最適解を解くアプローチが存在する。中でも金属工学におけるアニーリングに習ったイジングモデルの基底状態探索マシンはアニーリングプロセッサと呼ばれる。アニーリングプロセッサは、ハードウェア上に実装するイジングモデルのネットワークから局所結合型と全結合型の2種類に分類される。本研究では、それぞれ2種類のプロセッサに対して全結合イジングモデルを超高効率に解くアプローチに関してハードウェアとアルゴリズムの強調設計により研究を実施した。局所結合型プロセッサでは、前年度に投稿した時分割多重処理機構を持つ疎結合プロセッサがIEICE英論文誌に掲載された。このアプローチはスピンの増加に対してスケーラビリティが高いという特徴がある。全結合型プロセッサでは、前年度末より実施しているハードウェアの並列度を高める新しいアルゴリズムである確率的セルラーオートマトンに基づくアルゴリズムとそのハードウェアアーキテクチャのASIC化を引き続き実施、チップ評価を行なった後、集積回路の基幹学会であるISSCC2020にて成果発表を行なった。試作したチップの評価から提案手法は、従来研究では解くことが困難であった問題を解くことを可能にし、既存の全結合イジングモデルの基底状態探索マシンと比較して、解精度、実行速度、電力効率の点で大きく改善が見られることがわかった。本研究は、より詳細な評価を行いJSSCにも投稿予定である。以上の成果から、大規模かつ複雑な組合せ最適化問題を超高効率で解くアニーリングプロセッサの開発という目的を達成したと考えられる。

有一种方法可以通过将组合优化问题减少到搜索ISING模型的基态（是磁性材料的模型）中，可以有效地解决最佳解决方案。其中，在金属工程中退火时学到的Ising Model基础状态搜索机称为退火处理器。基于硬件上实现的ISING模型网络，可以将退火处理器分为两种类型，即本地和完全耦合。在这项研究中，我们使用对硬件和算法的强调进行了研究，以解决每个两个处理器具有超高效率的完全耦合的ISING模型。本地耦合的处理器与上一年中提交的时空多路复用机制松散耦合，并发表在IEICE English Journal上。这种方法的特征是高可扩展性可增加自旋。借助完全耦合的处理器，一种基于概率的蜂窝自动机的算法，自上年底以来已实施了一种新算法，以提高硬件并行性的程度，并且将硬件体系结构转换为ASIC，并进行了CHIP评估，并进行了CHIP评估，并在Esscccccc2020 core Core Sercece of Intemed Circuits of Intemed Circuits中提出了芯片评估。从对原型芯片的评估，提出的方法可以解决以前研究中难以解决的问题，并且发现与现有完全耦合的ISING模型的基态搜索机器相比，解决方案准确性，执行速度和功率效率都有显着改善。这项研究将进行更详细的评估，并将提交JSSC。从以上结果来看，人们认为已经实现了解决大规模，复杂的组合优化问题与超高效率的大规模复杂组合优化问题的目标。

项目成果

期刊论文数量（2）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

FPGA-Based Annealing Processor with Time-Division Multiplexing

DOI：
10.1587/transinf.2019pap0002
发表时间：
2019-12
期刊：
IEICE Trans. Inf. Syst.
影响因子：
0
作者：
Kasho Yamamoto;M. Ikebe;T. Asai;M. Motomura;Shinya Takamaeda-Yamazaki
通讯作者：
Kasho Yamamoto;M. Ikebe;T. Asai;M. Motomura;Shinya Takamaeda-Yamazaki

STATICA: A 512-spin 0.25M-weight full-digital annealing processor with a near-memory all-spin-updates-at-once architecture for combinatorial optimization with complete spin-spin interactions

STATICA：512 次自旋 0.25M 重量的全数字退火处理器，具有近内存全自旋一次更新架构，可实现具有完整自旋-自旋交互的组合优化

DOI：
发表时间：
2020
期刊：
影响因子：
0
作者：
Yamamoto K.;Ando K.;Mertig N.;Takemoto T.;Yamaoka M.;Teramoto H.;Sakai A.;Takamaeda-Yamazaki S.;and Motomura M.
通讯作者：
and Motomura M.