CCF:SHF: Small: Some New Class of Error Control Codes for VLSI and Computer Systems

CCF:SHF:小型:用于 VLSI 和计算机系统的一些新型错误控制代码

基本信息

  • 批准号:
    2006571
  • 负责人:
  • 金额:
    $ 32.75万
  • 依托单位:
  • 依托单位国家:
    美国
  • 项目类别:
    Standard Grant
  • 财政年份:
    2020
  • 资助国家:
    美国
  • 起止时间:
    2020-10-01 至 2024-09-30
  • 项目状态:
    已结题

项目摘要

Error-control codes continue to play a major role in achieving highly reliable operations of computers, communications, storage systems, and wireless networks. Most of the codes are developed under the error model of Binary Symmetric Channel (BSC), where the probability of a 1 to 0 error is the same as the probability of a 0 to 1 error. However, the error natures of the recently developed VLSI systems and memory systems are different. This project considers two important error models, the limited magnitude error model and the insertion/deletion of symbol error model. This project will investigate efficient error-control codes for these error models. The optimal design of codes and the efficient encoding/decoding algorithms for these codes will be considered. In addition, noise reduction in VLSI systems using pin-efficient "balanced codes," where each codeword contains an equal number of zeros and ones, will be investigated. It is also planned to implement the balanced codes in silicon and study their performance. The research results can be applied to broad areas in order to achieve more reliable computing, communications, and network systems. The project will also help enhance education and outreach activities of undergraduate, graduate, and underrepresented students at the PIs' institution by including them in the project. The balanced-code technique to overcome noise in modern VLSI chip-to-chip communications is novel. Compared to the currently used "differential-signaling" techniques the balanced-code technique is efficient in terms of the pin count. For example, to communicate k data bits between two chips, the differential-signaling method requires k extra pins, whereas the balanced coding method requires only log_2 (k) extra pins. This project will investigate balanced codes with the aim to achieve efficient VLSI implementation. This project will also advance the design knowledge of all limited-magnitude error-correcting codes, which are related to the zero-error capacity codes. Since the introduction of the concept of zero-error capacity of a channel in 1958 by Shannon, this project, for the first time, proposes the zero-error capacity as a means to achieving systematic codes for the limited-magnitude error channel. Constructing codes capable of correcting t insertion/deletion of symbols has been an open research problem for more than 50 years. Designing limited-magnitude error-correcting codes based on the concept of elementary symmetric functions is a novel approach, and the codes are efficient in terms of redundancy used, and also in terms of encoding and decoding complexities. The elementary symmetric-function technique investigated in this project can also be used to design codes correcting the insertion and deletion of symbols.This award reflects NSF's statutory mission and has been deemed worthy of support through evaluation using the Foundation's intellectual merit and broader impacts review criteria.
错误控制代码在实现计算机、通信、存储系统和无线网络的高度可靠操作方面继续发挥着重要作用。大多数代码是在二进制对称信道(BSC)错误模型下开发的,其中1到0错误的概率与0到1错误的概率相同。然而,最近开发的VLSI系统和存储器系统的错误性质是不同的。该项目考虑了两个重要的误差模型,有限幅度误差模型和符号插入/删除误差模型。该项目将研究这些错误模型的有效错误控制代码。 将考虑代码的优化设计以及这些代码的有效编码/解码算法。此外,还将研究使用管脚高效“平衡码”(其中每个码字包含相同数量的 0 和 1)来降低 VLSI 系统中的噪声。还计划在芯片中实现平衡码并研究其性能。研究成果可以应用于广泛的领域,以实现更可靠的计算、通信和网络系统。该项目还将通过将 PI 所在机构的本科生、研究生和代表性不足的学生纳入该项目,帮助加强他们的教育和外展活动。在现代 VLSI 芯片间通信中克服噪声的平衡代码技术是新颖的。与当前使用的“差分信号”技术相比,平衡代码技术在引脚数方面是高效的。例如,为了在两个芯片之间传送k个数据位,差分信号方法需要k个额外的引脚,而平衡编码方法仅需要log_2(k)个额外的引脚。该项目将研究平衡代码,旨在实现高效的 VLSI 实施。该项目还将推进与零错误容量码相关的所有有限幅度纠错码的设计知识。自香农于1958年提出信道零错误容量的概念以来,该项目首次提出将零错误容量作为有限幅度错误信道实现系统编码的手段。 50 多年来,构建能够纠正符号插入/删除的代码一直是一个开放的研究问题。基于初等对称函数概念设计有限幅度纠错码是一种新颖的方法,并且该码在使用的冗余方面以及编码和解码复杂性方面是有效的。该项目研究的基本对称函数技术还可用于设计纠正符号插入和删除的代码。该奖项反映了 NSF 的法定使命,并通过使用基金会的智力价值和更广泛的影响审查标准进行评估,被认为值得支持。

项目成果

期刊论文数量(1)
专著数量(0)
科研奖励数量(0)
会议论文数量(0)
专利数量(0)
A Single-Clock-Phase Sense Amplifier Architecture with 9x Smaller Clock-to-Q Delay Compared to the StrongARM & 6.3dB Lower Noise Compared to Double-Tail
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