STARSS: Small: Automatic Synthesis of Verifiably Secure Hardware Accelerators

STARSS：小型：自动合成可验证安全的硬件加速器

基本信息

批准号：
1618275
负责人：
Zhiru Zhang
金额：
$ 26.67万
依托单位：
Cornell University
依托单位国家：
美国
项目类别：
Standard Grant
财政年份：
2016
资助国家：
美国
起止时间：
2016-09-15 至 2020-08-31
项目状态：
已结题

来源：
https://www.nsf.gov/awardsearch/showAward?AWD_ID=1618275&HistoricalAwards=false
关键词：
STARSS Small Automatic Synthesis Verifiably

项目摘要

Specialized hardware accelerators are growing in popularity across the computing spectrum from mobile devices to datacenters. These special-purpose hardware engines promise significant improvements in computing performance and energy efficiency that are essential to all aspects of modern society. However, hardware specialization also comes with added design complexity and introduces a host of new security challenges, which have not been adequately explored. This project is developing ASSURE, a design automation framework that synthesizes verifiably secure hardware accelerators from high-level programming languages. The automatic high-level synthesis flow provides considerable benefit in terms of productivity and ease of verification. The project also includes educational components such as integration of hardware security topics into the computer engineering curriculum and ongoing high-school outreach efforts through a week-long summer program for underrepresented minority high-school students.ASSURE leverages and builds on the recent advances in high-level synthesis (HLS), which compiles behavioral specifications into optimized register-transfer-level circuits. Unlike recently proposed security-aware HLS methods, ASSURE further provides formal mechanisms to verify that the desired security properties of the synthesized accelerators are indeed guaranteed. Specifically, two major research thrusts are being explored: (1) developing an HLS tool that allows a designer to specify a security level for inputs/outputs of an accelerator, and express restrictions on information flows between security levels as a security lattice; and (2) creating a security checker that enables an independent and formal verification of the information flow security properties of an automatically generated hardware accelerator.

专用硬件加速器在从移动设备到数据中心的整个计算领域中越来越受欢迎。这些专用硬件引擎有望显着提高计算性能和能源效率，这对现代社会的各个方面都至关重要。然而，硬件专业化也带来了设计复杂性的增加，并带来了许多新的安全挑战，而这些挑战尚未得到充分探讨。该项目正在开发 ASSURE，这是一个设计自动化框架，可通过高级编程语言综合可验证的安全硬件加速器。自动高级综合流程在生产力和易于验证方面提供了相当大的好处。该项目还包括教育部分，例如将硬件安全主题整合到计算机工程课程中，以及通过为期一周的暑期项目为代表性不足的少数族裔高中生进行持续的高中外展工作。ASSURE 利用并建立在高中的最新进展之上。级综合（HLS），将行为规范编译成优化的寄存器传输级电路。与最近提出的安全感知 HLS 方法不同，ASSURE 进一步提供了正式的机制来验证合成加速器所需的安全属性确实得到了保证。具体来说，正在探索两个主要研究方向：（1）开发HLS工具，允许设计者指定加速器输入/输出的安全级别，并将对安全级别之间的信息流的限制表达为安全网格； (2) 创建一个安全检查器，能够对自动生成的硬件加速器的信息流安全属性进行独立且形式化的验证。

项目成果

期刊论文数量（6）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

Boosting the Performance of CNN Accelerators with Dynamic Fine-Grained Channel Gating

通过动态细粒度通道选通提升 CNN 加速器的性能

DOI：
10.1145/3352460.3358283
发表时间：
2019-10
期刊：
International Symposium on Microarchitecture (MICRO
影响因子：
0
作者：
Hua, Weizhe;Zhou, Yuan;De Sa, Christopher;Zhang, Zhiru;Suh, G. Edward
通讯作者：
Suh, G. Edward

Designing Secure Cryptographic Accelerators with Information Flow Enforcement: A Case Study on AES

设计具有信息流强制的安全加密加速器：AES 案例研究

DOI：
10.1145/3316781.3317798
发表时间：
2019-06
期刊：
The 56th Annual Design Automation Conference (DAC
影响因子：
0
作者：
Jiang, Zhenghong;Jin, Hanchen;Suh, G. Edward;Zhang, Zhiru
通讯作者：
Zhang, Zhiru

High-level synthesis with timing-sensitive information flow enforcement

具有时间敏感信息流实施的高级综合

DOI：
10.1145/3240765.3243415
发表时间：
2018-11
期刊：
International Conference on Computer-Aided Design (ICCAD
影响因子：
0
作者：
Jiang, Zhenghong;Dai, Steve;Suh, G. Edward;Zhang, Zhiru
通讯作者：
Zhang, Zhiru

Improving Scalability of Exact Modulo Scheduling with Specialized Conflict-Driven Learning

通过专门的冲突驱动学习提高精确模调度的可扩展性

DOI：
10.1145/3316781.3317842
发表时间：
2019-06
期刊：
The 56th Annual Design Automation Conference (DAC
影响因子：
0
作者：
Dai, Steve;Zhang, Zhiru
通讯作者：
Zhang, Zhiru

Reverse engineering convolutional neural networks through side-channel information leaks

通过侧通道信息泄漏对卷积神经网络进行逆向工程

DOI：
10.1145/3195970.3196105
发表时间：
2018-01
期刊：
Design Automation Conference
影响因子：
0
作者：
Hua, Weizhe;Zhang, Zhiru;Suh, G. Edward
通讯作者：
Suh, G. Edward

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DOI：
10.1109/aspdac.2008.4483919
发表时间：
2008-01-21
期刊：
2008 Asia and South Pacific Design Automation Conference
影响因子：
0
作者：
C. Hsieh;J. Cong;Zhiru Zhang;Shih
通讯作者：
Shih

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DOI：
10.1109/cvpr.2019.01156
发表时间：
2018-11-19
期刊：
2019 IEEE/CVF Conference on Computer Vision and Pattern Recognition (CVPR)
影响因子：
0
作者：
Ritchie Zhao;Yuwei Hu;Jordan Dotzel;Christopher De Sa;Zhiru Zhang
通讯作者：
Zhiru Zhang

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DOI：
10.1109/tcad.2021.3103825
发表时间：
2022-06-01
期刊：
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems
影响因子：
2.9
作者：
Lin Cheng;Peitian Pan;Zhongyuan Zhao;Krithik Ranjan;Jack Weber;B;hav Veluri;hav;Seyed Borna Ehsani;Max Ruttenberg;Dai Cheol Jung;Preslav Ivanov;D. Richmond;M. Taylor;Zhiru Zhang;C. Batten
通讯作者：
C. Batten

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10.1109/geoinformatics.2010.5567663
发表时间：
2010-06-18
期刊：
2010 18th International Conference on Geoinformatics
影响因子：
0
作者：
Fen Chen;Zhiru Zhang;Dongmei Yan
通讯作者：
Dongmei Yan

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DOI：
10.5555/1129601.1129639
发表时间：
2005-05-31
期刊：
ICCAD-2005. IEEE/ACM International Conference on Computer-Aided Design, 2005.
影响因子：
0
作者：
J. Cong;Guoling Han;Zhiru Zhang
通讯作者：
Zhiru Zhang