SHF:Small: Fine-grain Dynamically Reconfigurable FPGA Architecture Aimed at Reducing the ASIC-FPGA Gaps

SHF:Small:旨在缩小 ASIC-FPGA 差距的细粒度动态可重构 FPGA 架构

基本信息

  • 批准号:
    1216457
  • 负责人:
  • 金额:
    $ 35万
  • 依托单位:
  • 依托单位国家:
    美国
  • 项目类别:
    Standard Grant
  • 财政年份:
    2012
  • 资助国家:
    美国
  • 起止时间:
    2012-09-01 至 2016-08-31
  • 项目状态:
    已结题

项目摘要

Field-programmable gate arrays (FPGAs) and application-specific integrated circuits (ASICs) are two very important processing elements for computation. FPGAs are very attractive because of their lower design cost and shorter time-to-market compared to ASICs. Still, the marketshare of FPGAs remains less than a fifth of that of ASICs because ASICs enjoy an advantage over FPGAs in terms of circuit area, power consumption, and delay. The objective of the proposed work is to significantly reduce these area/power/delay gaps through a new dynamically reconfigurable FPGA design and thus enable FPGAs to become much more competitive with ASICs. Continued scaling of bulk CMOS technology faces significant hurdles. To alleviate these problems, Intel and TSMC have already announced a switch to multi-gate field-effect transistors, e.g., Trigate and FinFETs, at the upcoming semiconductor technology nodes. Another important trend is towards 3D integrated circuits (ICs), in which multiple die layers are stacked on top of each other. 3D ICs promise a revolution in so called ``More than Moore" computing. The proposed work aims to take advantage of the multi-gate and 3D IC technologies to further reduce the gaps mentioned above.The proposed FPGA architecture significantly deviates from the conventional island-style FPGA architecture by enabling the logic element to either perform computation or local communication or both. It is aided by the key concept of temporal logic folding that allows a circuit to be drastically folded, aided by on-chip reconfiguration memory, before being mapped to the FPGA. It attacks the main reason for the area/power/delay gaps -- the vast amount of chip resources allocated to reconfigurable interconnects in FPGAs. Logic folding makes the communication local, thus making it possible to reduce the amount of resources devoted to interconnects very significantly. The work entails design space exploration of the different components of the architecture, investigation of novel multi-gate computation/communication structures, and algorithms and design automation tools to map arbitrary circuits to the FPGA architecture. It is expected to yield a well-characterized and highly versatile family of 3D multi-gate transistor based FPGAs that are competitive with ASICs. Work on various design methodologies and tools developed in this research will be disseminated through conference and journal articles. Technology transfer will be done through companies interested in using such FPGAs as accelerators. The material will be included in a senior-level course on Design with Nanotechnologies and a graduate-level course on Low Power IC and System Design introduced by the PI. Female and minority students will be attracted to this research through Princeton's Presidential Fellowship Program.
现场可编程门阵列 (FPGA) 和专用集成电路 (ASIC) 是两个非常重要的计算处理元件。与 ASIC 相比,FPGA 非常有吸引力,因为其设计成本更低,上市时间更短。 尽管如此,FPGA 的市场份额仍不及 ASIC 的五分之一,因为 ASIC 在电路面积、功耗和延迟方面比 FPGA 具有优势。 拟议工作的目标是通过新的动态可重构 FPGA 设计显着减少这些面积/功耗/延迟差距,从而使 FPGA 比 ASIC 更具竞争力。大规模 CMOS 技术的持续微缩面临着巨大的障碍。为了缓解这些问题,英特尔和台积电已经宣布在即将到来的半导体技术节点转向多栅极场效应晶体管,例如 Trigate 和 FinFET。 另一个重要趋势是 3D 集成电路 (IC),其中多个芯片层彼此堆叠。 3D IC 有望带来所谓“超越摩尔”计算的革命。所提出的工作旨在利用多门和 3D IC 技术进一步缩小上述差距。所提出的 FPGA 架构明显不同于传统的岛式架构FPGA 架构通过使逻辑元件能够执行计算或本地通信或两者兼而有之,它得到了时间逻辑折叠的关键概念的帮助,该概念允许电路在被映射之前在片上重配置存储器的帮助下被彻底折叠。到它攻击了面积/功率/延迟差距的主要原因——分配给FPGA中可重构互连的大量芯片资源使通信本地化,从而可以减少专用于FPGA的资源量。这项工作需要对架构的不同组件进行设计空间探索,研究新颖的多门计算/通信结构,以及将任意电路映射到 FPGA 架构的算法和设计自动化工具。预计将产生一个特性良好且高度通用的基于 3D 多栅极晶体管的 FPGA 系列,可与 ASIC 竞争。 本研究中开发的各种设计方法和工具的工作将通过会议和期刊文章进行传播。 技术转让将通过有兴趣使用此类 FPGA 作为加速器的公司来完成。该材料将包含在 PI 推出的纳米技术设计高级课程和低功耗 IC 和系统设计研究生课程中。普林斯顿大学总统奖学金计划将吸引女性和少数族裔学生参与这项研究。

项目成果

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