Logic-Layout Co-Synthesis for PTL/CMOS Logic

PTL/CMOS 逻辑的逻辑布局协同综合

• 批准号: 9901254
• 负责人: Maciej Ciesielski
• 金额: $ 25.07万
• 依托单位: University of Massachusetts Amherst
• 依托单位国家: 美国
• 项目类别: Continuing Grant
• 财政年份: 1999
• 资助国家: 美国
• 起止时间: 1999-09-15 至 2002-08-31
• 项目状态: 已结题
• 来源: https://www.nsf.gov/awardsearch/showAward?AWD_ID=9901254&HistoricalAwards=false
• 关键词: Logic; Layout; Co; Synthesis; PTL

The goal of this research is to develop a comprehensive methodology forthe synthesis of control dominated random logic circuits, targeting mixedpass-transistor (PTL) and static CMOS logic. Central to this methodologyis the integration of top-down design partitioning and logic synthesiswith bottom-up layout assembly. Specific tasks include: a) algorithmsfor initial Boolean network partitioning; b) novel BDD-based logicdecomposition driven by PTL/CMOS technology requirements; c) circuitsynthesis for mixed CMOS/PTL technology; and d) global level placement andfloorplanning to assume control over the wiring-induced delays in thefinal layout. An experimental synthesis system based on this methodology isnow being developed.

这项研究的目的是开发一种全面的方法，用于构成控制控制的随机逻辑电路，靶向混合通道传播者（PTL）和静态CMOS逻辑。此方法的中心是自上而下的设计分区和逻辑合成的集成，并在自下而上的布局组件中集成。 特定任务包括：a）初始布尔网络分区的算法； b）由PTL/CMOS技术要求驱动的基于BDD的新型逻辑组成； C）混合CMOS/PTL技术的电路合成； d）全球级别的位置和地板放置，以控制最终布局中接线诱导的延迟。基于此方法的实验合成系统始终是开发的。